《《微機(jī)原理與應(yīng)用教學(xué)資料》第五章(課件)》由會(huì)員分享，可在線閱讀，更多相關(guān)《《微機(jī)原理與應(yīng)用教學(xué)資料》第五章(課件)（38頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、1 第五章 存儲(chǔ)器 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 2 5-1 存儲(chǔ)器分類 5-2 隨機(jī)存取存儲(chǔ)器 5-3 只讀存儲(chǔ)器 5-4 CPU與存儲(chǔ)器的連接 重點(diǎn)： 1、區(qū)分 ROM、 RAM 2、數(shù)據(jù)在內(nèi)存中的存放格式 3、存儲(chǔ)器芯片介紹及擴(kuò)展 74LS138 存儲(chǔ)器：信息存儲(chǔ)部件 1、 0狀態(tài) 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 3 5.1 存儲(chǔ)器分類 一、按和 CPU的關(guān)系分： 內(nèi)存： CPU可直接訪問(wèn)；存儲(chǔ)速度快；容量有限，受地址總 線位數(shù)限制 外存： CPU不可直接訪問(wèn)；存儲(chǔ)速度慢；海量，要配置專門(mén) 的驅(qū)動(dòng)設(shè)備才能完成訪問(wèn)外存，例：硬盤(pán)、軟盤(pán)、磁帶、 光盤(pán)、 U盤(pán) CPU通過(guò)內(nèi)存間接訪問(wèn)外存 二、按材料分： 半導(dǎo)體

2、（內(nèi)存）；磁表面（外存） CPU 內(nèi)存 外存 CACHE 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 4 1、 ROM 只讀存儲(chǔ)器，用于存儲(chǔ)操作系統(tǒng)程序 BIOS及用戶固化程 序，掉電時(shí)數(shù)據(jù)仍存在。按是否可以多次寫(xiě)入及擦除方法可 分為以下 4種： 掩膜型 ROM：廠家燒寫(xiě) 無(wú)法再次寫(xiě)入 PROM： 用戶燒寫(xiě) 無(wú)法再次寫(xiě)入 EPROM：紫外線擦除 可以多次寫(xiě)入 EEPROM：電可擦除 可以多次寫(xiě)入 三、半導(dǎo)體存儲(chǔ)器的分類 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 5 2、 RAM： 隨機(jī)存取存儲(chǔ)器，可讀寫(xiě)，掉電時(shí)數(shù)據(jù)丟失。按集成 電路內(nèi)部結(jié)構(gòu)的不同可分為兩種： SRAM： 信息存于觸發(fā)器內(nèi)；存取速度快， 20 40ns； 價(jià)格高 DRA

3、M： 信息存于極間電容內(nèi)；存取速度慢， 100 200ns； 價(jià)格低 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 6 四、選擇存儲(chǔ)器考慮因素 易失性 只讀性 位容量 速度 功耗 雙極型（電流型）功耗大 CMOS型（電壓型）功耗小 可靠性 價(jià)格 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 7 五、數(shù)據(jù)在內(nèi)存中存儲(chǔ)格式 1、 數(shù)據(jù)在內(nèi)存中以字節(jié)為單位 ， 1個(gè)字節(jié)占內(nèi)存一個(gè)地址， 并且地址由 00000H開(kāi)始直至 CPU所能支持的最高地址 2、 一個(gè)字按相鄰兩個(gè)字節(jié)存放 ，存入時(shí)以低位字節(jié)在低 地址，高位字節(jié)在高地址，字單元的地址以低位地址表示 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 8 5-2 隨機(jī)存取存儲(chǔ)器 RAM 一、靜態(tài)隨機(jī)存取存儲(chǔ)器 SRAM （

4、Static） 1、 SRAM的結(jié)構(gòu) 一個(gè)基本存儲(chǔ)單元：用于存儲(chǔ)一位信息“ 0” 或“ 1” 存儲(chǔ)矩陣：一塊存儲(chǔ)器芯片中的存儲(chǔ)單元按位結(jié)構(gòu)或 字結(jié)構(gòu)排列成矩陣，存儲(chǔ)二進(jìn)制信息 矩陣：可以節(jié)約譯碼電路 例：共 9個(gè)數(shù)據(jù)，以矩陣 3 3排列，即 ， 則共需 6根地址線，若以線性排列，共需 9根，節(jié)約 3根 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 9 字結(jié)構(gòu) M*8 ：一個(gè)字節(jié)的 8位在一塊芯片上，即一片有 8根 數(shù)據(jù)線，用于容量較小的靜態(tài) RAM 位結(jié)構(gòu) N*1 ：一片只有 1根數(shù)據(jù)線，字節(jié)操作需要 8片構(gòu)成 一組，基本單元作不同字的同一位，用于動(dòng)態(tài) RAM 地址譯碼器：對(duì) CPU發(fā)出的地址信號(hào)譯碼 存儲(chǔ)器控制電路

5、：片選、讀、寫(xiě) 片選：產(chǎn)生信號(hào)選中芯片，允許對(duì)其進(jìn)行讀、寫(xiě)操作 讀、寫(xiě)：控制三態(tài)雙向緩沖器（輸出入驅(qū)動(dòng)），控制數(shù)據(jù)流 方向 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 10 地 址 譯 碼 器 存 儲(chǔ) 矩 陣 三 態(tài) 雙 向 緩 沖 器 存儲(chǔ)器 控制邏輯 A0 A1 AP R/W CS D0 D1 Dn 片選 讀寫(xiě)信號(hào) 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 11 2、 SRAM芯片 6116（ 2k*8位） 6264（ 8k*8） 62128（ 16k*8） 這一系列芯片的數(shù)據(jù)引腳都是 8根，只是地址引腳和控制 引腳不同 例： 6264： 8k*8 存儲(chǔ)空間 地址線 數(shù)據(jù)線 8k=213 13根（ A12 A0） 8根（ IO7

6、IO0） 控制線： 4根（ CE1、 CE2 、 WE 、 OE） CE=CE1 CE2 未選中 H 讀操作 H L L 寫(xiě)操作 L H L 工作方式 WE OE CE 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 12 另： 1k=210 10根 A9 A0 1M=220 20根 A19 A0 存儲(chǔ)速度快，但價(jià)格貴 二、 DRAM： Dynamic 信息存于場(chǎng)效應(yīng)管的柵漏間電容，為防止漏電效應(yīng)，避 免信息丟失，需要對(duì)數(shù)據(jù)“刷新”（將存儲(chǔ)單元中的信息讀 出，經(jīng)刷新放大器放大后再寫(xiě)入以保存電荷上的信息） 一般刷新時(shí)間 2ms 存儲(chǔ)速度較慢，但價(jià)格便宜 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 13 三、高速緩存器 CACHE 為解決與 C

7、PU速度匹配及價(jià)格問(wèn)題的矛盾，引入 CACHE 技術(shù) CACHE：為介于 CPU和主存儲(chǔ)器之間的小容量 SRAM 作用：用于存放 CPU經(jīng)常訪問(wèn)的代碼和數(shù)據(jù)，以實(shí)現(xiàn) CPU 的零等待。 開(kāi)機(jī)時(shí) CACHE無(wú)任何內(nèi)容 將主存儲(chǔ)器中經(jīng)常被 CPU使 用的一部分內(nèi)容“拷貝”到 CACHE中 CPU 要讀取存儲(chǔ) 器數(shù)據(jù)時(shí)， CACHE控制器根據(jù)送出的地址，判定數(shù)據(jù)是 否在 CACHE中 若在，則“命中” 當(dāng) CACHE： 32k時(shí)，命中率 86% 當(dāng)為 64k時(shí)，命中率 92% 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 14 四、存儲(chǔ)器的工作時(shí)序 圖 5-9 地址 A D C tRC tA tAR B tCX CS 數(shù)據(jù)

8、輸出 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 15 存儲(chǔ)器和 CPU連接時(shí)的要求： 1. CPU的讀周期 TA。從 CPU送出的地址信號(hào)有 效到 CPU要求的數(shù)據(jù)在總線上穩(wěn)定的時(shí)間間隔 TA。 2. 從片選信號(hào)有效到 CPU要求的數(shù)據(jù)在總線上穩(wěn) 定的時(shí)間間隔 TCO，否則外部電路須產(chǎn)生 WAIT信號(hào)，迫使 CPU插入 TW周期來(lái)滿足上述時(shí) 間要求。 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 16 5-3 只讀存儲(chǔ)器 ROM 芯片系列： 2764、 2716、 2732、 27128、 27256 這一系列芯片的數(shù)據(jù)引腳都是 8根，只是地址引腳和控制 引腳不同 例： 2764芯片，容量 8k 8，圖 5-14 地址線： A12 A0

9、，數(shù)據(jù)線： D7 D0 讀出： ： 芯片使能 ：輸出允許，連到信號(hào)線 RD 編程： ：編程時(shí)電壓輸入 ：編程脈沖控制端 ROM相對(duì)于 RAM，少了 ，多了 CE L OE L 5PPVV PGM L WR 5PPVVPGM L 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 17 5-4 CPU與存儲(chǔ)器的連接 連接時(shí)應(yīng)考慮： CPU總線的負(fù)載能力 數(shù)據(jù)緩沖器或總線驅(qū)動(dòng)器 CPU的時(shí)序與 M存取時(shí)間的配合 M與地址總線的連接 （ 存儲(chǔ)器的地址分配和片選） 片內(nèi)尋址 CPU的低位地址 片間尋址 CPU的高位地址 M與數(shù)據(jù)線、控制信號(hào)的連接 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 18 一、存儲(chǔ)器的地址選擇 只有在 CS有效時(shí)，才可能對(duì)該芯片

10、進(jìn)行操作！ 片內(nèi)尋址 (字選 ) 低位 AB連到芯片的地址線，地址 連續(xù)。 片間尋址 (片選 ) 高位 AB經(jīng)譯碼器或線性組合后連 到芯片的片選線 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 19 1.線性選擇（線選） 例 5-1 用兩片 SRAM6264 組成 16KX8位的存儲(chǔ)器系統(tǒng) 圖 5-19 6264 8KX8 需兩片 16K存儲(chǔ)器系統(tǒng)所需地址線： 214 A13A0 片內(nèi)地址線： A12A0 A13 A12 A11A 0 片選 字選 （連續(xù)地址） 電路連接： 字選線、控制線、數(shù)據(jù)線并聯(lián) 片選線接高位地址線 圖 5-19 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 20 圖 5-19 A12 6264 A0 1# D7 D0

11、CS A12 6264 A0 2# D7 D0 CS A13 M/IO AB DB 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 21 各芯片地址范圍： A13A12 | A11A10 A9A8| A7A6A5A4| A3A2A1A0 1# 00 0000 0000 0000 . 01 1111 1111 1111 1#地址范圍： 0000H1FFFH 2# 10 0000 0000 0000 . 11 1111 1111 1111 2# 地址范圍： 20003FFFH 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 22 特點(diǎn)： 接線簡(jiǎn)單 A19A14沒(méi)接，可隨意， 地址重疊 A19A13其中可接任一根到片選線，若 A14接到片選， 地址

12、不連續(xù) 。 基本地址： 0000H1FFFH， 4000H5FFFH(其余高位地址 線設(shè)為 0） 若多于 2根高位地址線作片選，任意時(shí)刻只能有一根為低 電平。若 A13、 A14分別接一個(gè)芯片，地址？ 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 23 2. 全譯碼 對(duì)全部地址總線進(jìn)行譯碼。 74LS138地址譯碼器 C B A-譯碼輸入， Y0Y 7- 譯碼輸出 G1G2AG2B-控制端 74LS138 Vcc Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 G 1 G 2A G 2B C B A GND 控 制 端 輸 入 端 譯 碼 輸 出 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 24 真值表 每 一 根 Yi

13、接 一 塊 芯 片 Y 7=0，其余為 1 1 1 1 Y6=0，其余為 1 0 1 1 Y5=0，其余為 1 1 0 1 Y4=0，其余為 1 0 0 1 Y3=0，其余為 1 1 1 0 Y2=0，其余為 1 0 1 0 Y1=0，其余為 1 1 0 0 Y0=0，其余為 1 0 0 0 1 0 0 輸出 A B C G1 G2AG2B 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 25 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 26 存儲(chǔ)器的擴(kuò)展 說(shuō)明： 根據(jù)單片容量和要求的總?cè)萘?，確定芯片片數(shù) 根據(jù)單片容量，確定片內(nèi)尋址所需要的地址線數(shù) 緊接下來(lái)的三根地址線作為 74LS138的 3路輸入信號(hào)，其 輸出的某幾位作為芯片的片選信號(hào)

14、，實(shí)現(xiàn)組間尋址 其余所有高位地址線和 M/IO一起作為 74LS138的控制輸 入 （與非門(mén)，不可以用或非門(mén)） 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 27 解： 6116(2K*8)芯片 8k*8 存儲(chǔ)系統(tǒng) ， 需要 4片 6116 單 片容量 2K 片內(nèi)尋址所需要的地址線數(shù) 11根 ： A10A0 緊接下來(lái)的三根地址線 A13A12A11 74LS138的 CBA 其輸出的 Y0Y 3位作為芯片的片選信號(hào)，實(shí)現(xiàn)組間尋址 其余高位地址線 A19A14、 M/IO作為 74LS138的控制輸入 補(bǔ)充完整其余部分，如：數(shù)據(jù)線、讀寫(xiě)控制線，并注意箭 頭的方向 例 1： 6116(2k*8)芯片 8k*8 存儲(chǔ)系統(tǒng)

15、電氣學(xué)院學(xué)習(xí)部資料庫(kù) 28 D 7 D 0 CE OE A 10 A 0 A 10 A 0 A 10 A 0 D 7 D 0 G 1 G 2B C B A M/ IO A 19 A 14 A 13 A 12 A 11 G 2A Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 CE CE OE OE 74LS38 CE OE A 10 A 0 D 7 D 0 D 7 D 0 WE WE WE WE 4# 6116 3# 2# 1# WR RD A 10 A 0 D 7 D 0 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 29 A19A18A17A16 |A15A14A13A12 | A11A10 A9

16、A8| A7A6A5A4| A3A2A1A0 1# 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 . 1 1 1 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 2K芯片占用的地址空間分別為：（如圖所示譯碼連接） SRAM1： FC000HFC7FFH SRAM2： FC800HFCFFFH SRAM3： FD000HFD7FFH SRAM4： FD800HFDFFFH 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 30 2. 部分譯碼 對(duì)部分高位地址總線進(jìn)行譯碼。 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 31 數(shù)據(jù)線 ： 若 CPU為 8088，數(shù)據(jù)線 8位，各芯片數(shù)據(jù)線并聯(lián) 8

17、位 DB； 若 CPU為 8086，數(shù)據(jù)線 16位 ，奇偶存儲(chǔ)體由 A0和 BHE選擇哪 個(gè)存儲(chǔ)體 位擴(kuò)展： 2k*4 2k *8 兩片同一片選線 2k*4 字?jǐn)U展： 2k*8 4k *8 兩片不同片選線 2k*8 控制線 ：各芯片控制線并聯(lián)， 若為最小模式注意 M/IO應(yīng)為高電平 二、存儲(chǔ)器數(shù)據(jù)線與控制線的連接 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 32 例 2： 2764芯片 16k 字 系統(tǒng)，要求 第一組： B8000H BBFFFH 第二組： BC000H BFFFFH 解 : 第一組 : A19A18A17A16 |A15A14A13A12 | A11A10 A9A8| A7A6A5A4| A3A2

18、A1A0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 . 1 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 構(gòu)成的是字系統(tǒng) A0作為偶存儲(chǔ)器片選信號(hào) 2764芯片 8K*8 片內(nèi)尋址需要 13根地址線 A13A1 A16A14作為 74LS138的 3路輸入信號(hào) , A19A17作為 74LS138的控制輸入 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 33 OE + + CE OE OE BHE RD A13 A1 2764 第二組 (奇地址 ) 2764 第二組 (偶地址 ) 2764 第一組 G 1 G 2B C B A M/IO A17 G

19、2A Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 74LS38 D7 D0 D7 D0 D7 D0 D7 D0 D15 D0 D15 D8 D7 D0 A12 A0 A12 A0 A12 A0 CE CE A19 A 18 A16 A15 A14 A0 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 34 說(shuō)明 : 由于構(gòu)成的是字系統(tǒng)，所以必須先將二塊的 2764芯片構(gòu) 成一組 M奇地址和偶地址的選擇 :通過(guò)將 A0和 BHE分別與 Yi信號(hào)相 或 實(shí)現(xiàn) 偶地址存儲(chǔ)體數(shù)據(jù)線連到數(shù)據(jù)總線 D7D0 奇地址存儲(chǔ)體數(shù)據(jù)線連到數(shù)據(jù)總線 D15D8 ROM芯片，只讀，與數(shù)據(jù)總線的連接是單向 且只有 OE 沒(méi)有

20、 WE 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 35 D7 D0 D7 D0 CE OE A12 A0 + + A 0 D7 D0 G 1 G 2B C B A M/IO A19 A17 A18 A16 A15 A14 G 2A Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7 CE CE OE OE BHE RD A1 A13 74LS138 2764 第二組 (奇地址 ) 2764 第二組 (偶地址 ) 2764 第一組 D15 D8 D7 D0 D15 D0 D7 D0 A12 A0 A12 A0 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 36 例 3：用 6264、 2732 、譯碼器組成 8K字 ROM和

21、8K字 RAM （參見(jiàn)課本例 5-4） 解： 6264 8K A0A12 需 2片 2732 4K A0A11 需 4片 字系統(tǒng) 字選線為 A1 A12 2732的 A0A11 A1 A13 6264的 A0A12 用 A0、 BHE區(qū)別奇偶存儲(chǔ)體 6264： A0反相后 CE2， BHE反相后 CE2 2732：參見(jiàn)圖 5-18， 注意 A13的接法 數(shù)據(jù)線： D15 D8 奇存儲(chǔ)體， D7 D0 偶存儲(chǔ)體 3-8譯碼器： M/IO G1 ； Yi接芯片片選端 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 37 各芯片地址范圍： 2732 第一組 00000H 01FFFH 第二組 02000H 03FFFH 均包含兩片 6264 04000H 07FFFH 例： 2732 第一組 00000H 01FFEH（全偶地址） 00001H 01FFFH（全奇地址） 電氣學(xué)院學(xué)習(xí)部資料庫(kù) 38 謝謝大家！ 作業(yè)： 5-7， 8， 9， 13 電氣學(xué)院學(xué)習(xí)部資料庫(kù)