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1、浮點存儲： 1．若浮點數x的754標準存儲格式為(41360000)16，求其浮點數的十進制數值。 解：將16進制數展開后，可得二制數格式為 0 100 00010011 0110 0000 0000 0000 0000 S 階碼(8位) 尾數(23位) 指數e=階碼-127=10000010-01111111=00000011=(3)10 包括隱藏位1的尾數 1.M=1.011 0110 0000 0000 0000 0000=1.011011 于是有 x=(-1)S1.M2

2、e=+(1.011011)23=+1011.011=(11.375)10 2. 將數(20.59375)10轉換成754標準的32位浮點數的二進制存儲格式。 解:首先分別將整數和分數部分轉換成二進制數： 20.59375=10100.10011 然后移動小數點，使其在第1，2位之間  10100.10011=1.01001001124 e=4于是得到： S=0, E=4+127=131, M=010010011 最后得到32位浮點數的二進制存儲格式為： 01000001101001001100000000000000=(41A4C

3、000)16 3. 假設由S,E,M三個域組成的一個32位二進制字所表示的非零規(guī)格化浮點數ｘ,真值表示為（非IEEE754標準）：ｘ＝(－1)s(1.M)2E－128 問：它所表示的規(guī)格化的最大正數、最小正數、最大負數、最小負數是多少？ (1)最大正數 0 1111 1111 111 1111 1111 1111 1111 1111 ｘ＝[1＋(1－2-23)]2127 (2)最小正數 000 000 000000 000 000 000 000 000 000 00 ｘ＝1.02－128 (3)最小負數 111 111 111111 111 111

4、 111 111 111 111 11 ｘ＝－[1＋(1－2－23)]2127 (4)最大負數 100 000 000000 000 000 000 000 000 000 00 ｘ＝－1.02－128 4.用源碼陣列乘法器、補碼陣列乘法器分別計算xXy。 （1）x=11000 y=11111 (2) x=-01011 y=11001 （1）原碼陣列 x = 0.11011, y = -0.11111 符號位: x0⊕y0 = 0⊕1 = 1 [x]原 = 11011, [y]原 = 11111 1 1 0 1 1 * 1

5、 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 0 1 [x*y]原 = 1， 11 0100 0101 帶求補器的補碼陣列 [x]補 = 0 11011, [y]補 = 1 00001 乘積符號位單獨運算0⊕1＝1 1 1 0 1 1 * 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1

6、 1 1 0 1 1 1 1 0 1 0 0 0 1 0 1 尾數部分算前求補輸出│X│＝11011，│y│＝11111 XY＝-0.1101000101 (2) 原碼陣列 x = -0.11111, y = -0.11011 符號位: x0⊕y0 = 1⊕1 = 0 [x]補 = 11111, [y]補 = 11011 1 1 1 1 1 *1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0

7、1 0 1 [x*y]補 = 0,11010,00101 帶求補器的補碼陣列 [x]補 = 1 00001, [y]補 = 1 00101 乘積符號位單獨運算1⊕1＝0 尾數部分算前求補輸出│X│＝11111，│y│＝11011 1 1 1 1 1 *1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1 XY＝0.1101000101 5. 計

8、算浮點數x+y、x-y x = 2-101*(-0.010110), y = 2-100*0.010110 [x]浮= 11011,-0.010110 [y]浮= 11100,0.010110 Ex-Ey = 11011+00100 = 11111 [x]浮= 11100,1.110101(0) x+y 1 1. 1 1 0 1 0 1 + 0 0. 0 1 0 1 1 0 0 0. 0 0 1 0 1 1 規(guī)格化處理: 0.101100 階碼 11010

9、 x+y= 0.101100*2-6 x-y 1 1.1 1 0 1 0 1 + 1 1.1 0 1 0 1 0 1 1.0 1 1 1 1 1 規(guī)格化處理: 1.011111 階碼 11100 x-y=-0.100001*2-4 6. 設過程段 Si所需的時間為τi,緩沖寄存器的延時為τl,線性流水線的時鐘周期定義為 τ＝max{τi}＋τl＝τm＋τl 　 流水線處理的頻率為 f＝1/τ。 一個具有k 級過程段的流水線處理 n 個任務需要的時鐘

10、周期數為Tk＝k＋(n－1)， 所需要的時間為： T＝Tk τ 而同時，順序完成的時間為：T＝nkτ k級線性流水線的加速比： *Ck = TL ＝ 　nk　 Tk k＋(n－1) 內部存儲器 *閃存：高性能、低功耗、高可靠性以及移動性 編程操作：實際上是寫操作。所有存儲元的原始狀態(tài)均處“1”狀態(tài)，這是因為擦除操作時控制柵不加正電壓。編程操作的目的是為存儲元的浮空柵補充電子，從而使存儲元改寫成“0”狀態(tài)。如果某存儲元仍保持“1”狀態(tài)，則控制柵就不加正電壓。如圖(a)表示編程操作時存儲元寫0、寫1的情況。實際上編程時只寫0，不寫1，因為存

11、儲元擦除后原始狀態(tài)全為1。要寫0，就是要在控制柵C上加正電壓。一旦存儲元被編程，存儲的數據可保持100年之久而無需外電源。 讀取操作：控制柵加上正電壓。浮空柵上的負電荷量將決定是否可以開啟MOS晶體管。如果存儲元原存1，可認為浮空柵不帶負電，控制柵上的正電壓足以開啟晶體管。如果存儲元原存0，可認為浮空柵帶負電，控制柵上的正電壓不足以克服浮動柵上的負電量，晶體管不能開啟導通。當MOS晶體管開啟導通時，電源VD提供從漏極D到源極S的電流。讀出電路檢測到有電流，表示存儲元中存1，若讀出電路檢測到無電流，表示存儲元中存0，如圖(b)所示。 擦除操作：所有的存儲元中浮空柵上的負電荷要全部洩放出去。為

12、此晶體管源極S加上正電壓，這與編程操作正好相反，見圖(c)所示。源極S上的正電壓吸收浮空柵中的電子，從而使全部存儲元變成1狀態(tài)。 *cache：設存儲器容量為32字，字長64位，模塊數m=4，分別用順序方式和交叉方式進行組織。存儲周期T=200ns，數據總線寬度為64位，總線傳送周期=50ns。若連續(xù)讀出4個字，問順序存儲器和交叉存儲器的帶寬各是多少? 解：順序存儲器和交叉存儲器連續(xù)讀出m=4個字的信息總量都是： q=64b4=256b 順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是： t2=mT=4200ns=800ns=810-7s t1=T+(m-1)=2

13、00ns+350ns=350ns=3510-7s 順序存儲器和交叉存儲器的帶寬分別是： W2=q/t2=256b(810-7)s=320Mb/s W1=q/t1=256b(3510-7)s=730Mb/s *CPU執(zhí)行一段程序時，cache完成存取的次數為1900次，主存完成存取的次數為100次，已知cache存取周期為50ns，主存存取周期為250ns，求cache/主存系統的效率和平均訪問時間。 解： h=Nc/（Nc+Nm）=1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)0.95

14、=83.3% ta=tc/e=50ns/0.833=60ns *存儲器：已知某64位機主存采用半導體存儲器，其地址碼為26位，若使用256K16位的DRAM芯片組成該機所允許的最大主存空間，并選用模塊板結構形式，問： （1） 每個模塊板為1024K64位，共需幾個模塊板？ （2） 個模塊板內共有多少DRAM芯片? （3）主存共需多少DRAM芯片? CPU如何選擇各模塊板？ (1) (2) 每個模塊要16個DRAM芯片 (3)64*16 = 1024塊 由高位地址選模塊 *用16K8位的DRAM芯片組成64K32位存儲器，要求： (1) 畫出

15、該存儲器的組成邏輯框圖。 (2) 設存儲器讀/寫周期為0.5μS, CPU在1μS內至少要訪問一次。試問采用哪種刷新方式比較合理？兩次刷新的最大時間間隔是多少？對全部存儲單元刷新一遍所需的實際刷新時間是多少？ 解：(1)根據題意，存儲總容量為64KB，故地址總線需16位?，F使用16K*8位DRAM芯片，共需16片。芯片本身地址線占14位，所以采用位并聯與地址串聯相結合的方法來組成整個存儲器，其組成邏輯圖如圖所示，其中使用一片2：4譯碼器。 (2)根據已知條件，CPU在1us內至少訪存一次，而整個存儲器的平均讀/寫周期為0.5us，如果采用集中刷新，有64us的死時間，肯定不行如果采用分散

16、刷新，則每1us只能訪存一次，也不行所以采用異步式刷新方式。假定16K*1位的DRAM芯片用128*128矩陣存儲元構成，刷新時只對128行進行異步方式刷新，則刷新間隔為2ms/128 = 15.6us，可取刷新信號周期15us。刷新一遍所用時間＝15us128＝1.92ms 指令系統 *某計算機字長16位，主存容量為64K字，采用單字長單地址指令，共有40條指令，試采用直接、立即、變址、相對四種尋址方式設計指令格式。 解：40條指令需占用操作碼字段（OP）6位，這樣指令余下長度為10位。為了覆蓋主存640K字的地 址空間，設尋址模式

17、（X）2位，形式地址（D）8位，其指令格式如下： 　　　 　　尋址模式定義如下： 　　　X= 0 0 直接尋址 有效地址 E=D（直接尋址為256個存儲單元） 　　　X= 0 1 立即尋址 D字段為操作數 　　　X= 1 0 變址尋址 有效地址 E= (RX)＋D （可尋址64K個存儲單元） 　　　X= 1 1 相對尋址 有效地址 E=（PC）＋D （可尋址64K個存儲單元） 　　其中RX為變址寄存器（16位），PC為程序計數器（16位），在變址和相對尋址時，位移量D可正可負。 四、CPU *微指令：直接表示法特點： 這種方法結構簡單，并行性強，操作速度快，但是

18、微指令字太長，若微命令的總數為N個，則微指令字的操作控制字段就要有N位。另外，在N個微命令中，有許多是互斥的，不允許并行操作，將它們安排在一條微指令中是毫無意義的，只會使信息的利用率下降。 *編碼表示法特點：可以避免互斥，使指令字大大縮短，但增加了譯碼電路，使微程序的執(zhí)行速度減慢 * 編碼注意幾點：字段編碼法中操作控制字段并非是任意的，必須要遵循如下的原則： ①把互斥性的微命令分在同一段內，兼容性的微命令分在不同段內。這樣不僅有助于提高信息的利用率，縮短微指令字長，而且有助于充分利用硬件所具有的并行性，加快執(zhí)行的速度。 ②應與數據通路結構相適應。 ③每個小段中包含的信息位不能太多

19、，否則將增加譯碼線路的復雜性和譯碼時間。 ④一般每個小段還要留出一個狀態(tài)，表示本字段不發(fā)出任何微命令。因此當某字段的長度為三位時，最多只能表示七個互斥的微命令，通常用000表示不操作。 *水平型微指令和垂直型微指令的比較 (1)水平型微指令并行操作能力強，效率高，靈活性強，垂直型微指令則較差。 (2)水平型微指令執(zhí)行一條指令的時間短，垂直型微指令執(zhí)行時間長。 (3)由水平型微指令解釋指令的微程序，有微指令字較長而微程序短的特點。垂直型微指令則相反。 (4)水平型微指令用戶難以掌握，而垂直型微指令與指令比較相似，相對來說，比較容易掌握。 *微地址寄存器有6位(μA5-μA0)，當

20、需要修改其內容時，可通過某一位觸發(fā)器的強置端S將其置“1”?，F有三種情況： (1)執(zhí)行“取指”微指令后，微程序按IR的OP字段(IR3-IR0)進行16路分支； (2)執(zhí)行條件轉移指令微程序時，按進位標志C的狀態(tài)進行2路分支； (3)執(zhí)行控制臺指令微程序時，按IR4，IR5的狀態(tài)進行4路分支。 請按多路轉移方法設計微地址轉移邏輯。 答：按所給設計條件，微程序有三種判別測試，分別為P1，P2，P3。 由于修改μA5-μA0內容具有很大靈活性，現分配如下： (1)用P1和IR3-IR0修改μA3-μA0； (2)用P2和C修改μA0； (3)用P3和IR5，IR4修改μ

21、A5，μA4。 另外還要考慮時間因素T4(假設CPU周期最后一個節(jié)拍脈沖)，故轉移邏輯表達式如下： 　　μA5=P3IR5T4 　　μA4=P3IR4T4 　　μA3=P1IR3T4 　　μA2=P1IR2T4 　　μA1=P1IR1T4 　　μA0=P1IR0T4+P2CT4 由于從觸發(fā)器強置端修改，故前5個表達式可用“與非”門實現，最后一個用“與或非”門實現。 *某機有8條微指令I1-I8，每條微指令所包含的微命令控制信號如下表所示。 　　　　　　 　 a-j分別對應10種不同性質的微命令信號。假設一條微指令的控制字段為8位，請安排微指　 令的控制字段格式

22、。 解：經分析，（d, i, j）和（e, f, h）可分別組成兩個小組或兩個字段，然后進行譯碼，可得六個微命令信號，剩下的a, b, c, g四個微命令信號可進行直接控制，其整個控制字段組成如下： *流水線（IF Instruction Fetch取指 ID Instruction Decode指令譯碼 EX Execution執(zhí)行 WB 結果寫回） *今有4級流水線分別完成取值、指令譯碼并取數、運算、送結果四步操作， 　　今假設完成各步操作的時間依次為100ns,100ns,80ns,50ns。 　　請問：（1）流水線的操作周期應設計為多少？ 　　　

23、　?。?）若相鄰兩條指令發(fā)生數據相關，而且在硬件上不采取措施，那么第二條指令要推遲多少時間進行。 　　　　　（3）如果在硬件設計上加以改進，至少需推遲多少時間？ 解： (1)流水線的操作周期應按各步操作的最大時間來考慮，即流水線時鐘周期性 (2)遇到數據相關時，就停頓第2條指令的執(zhí)行，直到前面指令的結果已經產生，因此至少需要延遲2個時鐘周期。 (3)如果在硬件設計上加以改進，如采用專用通路技術，就可使流水線不發(fā)生停頓。 五、總線總線定義：總線是構成計算機系統的互聯機構，是多個系統功能部件之間進行數據傳送的公共通路。借助于總線連接，計算機在各系統功能部件之間實現地址、數據

24、和控制信息的交換，并在爭用資源的基礎上進行工作。 總線分類： 內部總線：CPU內部連接各寄存器及運算器部件之間的總線。 系統總線：CPU和計算機系統中其他高速功能部件相互連接的總線。 I/O總線：CPU和中低速I/O設備相互連接的總線。 總線特性： 物理特性：總線的物理連接方式（根數、插頭、插座形狀、引腳排列方式等）。 功能特性：每根線的功能。電氣特性：每根線上信號的傳遞方向及有效電平范圍。時間特性：規(guī)定了每根總線在什么時間有效。 總線帶寬：總線帶寬定義為總線本身所能達到的最高傳輸速率，它是衡量總線性能的重要指標。 cpu 北橋 pci 南橋 isa 之間相互連通 通過橋CPU總

25、線、系統總線和高速總線彼此相連。橋實質上是一種具有緩沖、轉換、控制功能的邏輯電路。 多總線結構體現了高速、中速、低速設備連接到不同的總線上同時進行工作，以提高總線的效率和吞吐量，而且處理器結構的變化不影響高速總線。 整個總線分為：數據傳送總線：由地址線、數據線、控制線組成。其結構與簡單總線相似，但一般是32條地址線，32或64條數據線。為了減少布線，64位數據的低32位數據線常常和地址線采用多路復用方式。仲裁總線：包括總線請求線和總線授權線。中斷和同步總線：用于處理帶優(yōu)先級的中斷操作，包括中斷請求線和中斷認可線。公用線：包括時鐘信號線、電源線、地線、系統復位線以及加電或斷電的時序信號線等。

26、 接口的典型功能：控制、緩沖、狀態(tài)、轉換、整理、程序中斷。 總線的傳輸過程：串行傳送：使用一條傳輸線，采用脈沖傳送。主要優(yōu)點是只需要一條傳輸線，這一點對長距離傳輸顯得特別重要，不管傳送的數據量有多少，只需要一條傳輸線，成本比較低廉。缺點就是速度慢。并行傳送：每一數據位需要一條傳輸線，一般采用電位傳送。分時傳送：總線復用或是共享總線的部件分時使用總線。 *總線的信息傳送過程：請求總線、總線仲裁、尋址、信息傳送、狀態(tài)返回。 總線數據傳送模式：讀、寫操作：讀操作是由從方到主方的數據傳送；寫操作是由主方到從方的數據傳送。塊傳送操作：只需給出塊的起始地址，然后對固定塊長度的數據一個接一個地讀出或

27、寫入。對于CPU（主方）存儲器（從方）而言的塊傳送，常稱為猝發(fā)式傳送，其塊長一般固定為數據線寬度（存儲器字長）的4倍。寫后讀、讀修改寫操作：這是兩種組合操作。只給出地址一次（表示同一地址），或進行先寫后讀操作，或進行先讀后寫操作。廣播、廣集操作：一般而言，數據傳送只在一個主方和一個從方之間進行。但有的總線允許一個主方對多個從方進行寫操作，這種操作稱為廣播。與廣播相反的操作稱為廣集，它將選定的多個從方數據在總線上完成AND或OR操作，用以檢測多個中斷源。 菊花鏈方式優(yōu)先級判決邏輯電路圖 獨立請求方式優(yōu)先級判別邏輯電路圖 *橋：在PCI總線體系結構中有三種橋。其中HOST橋又是PCI

28、總線控制器，含有中央仲裁器。橋起著重要的作用，它連接兩條總線，使彼此間相互通信。橋又是一個總線轉換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統中任意一個總線主設備都能看到同樣的一份地址表。 橋本身的結構可以十分簡單，如只有信號緩沖能力和信號電平轉換邏輯，也可以相當復雜，如有規(guī)程轉換、數據快存、裝拆數據等。 *（1）某總線在一個總線周期中并行傳送4個字節(jié)的數據，假設一個總線周期等于一個總線時鐘周期，總線時鐘頻率為33MHz，總線帶寬是多少? （2）如果一個總線周期中并行傳送64位數據，總線時鐘頻率升為66MHz，總線帶寬是多少? 解：（1）設總線帶寬用D

29、r表示，總線時鐘周期用T=1/f表示，一個總線周期傳送的數據量用D表示，根據定義可得 Dr=D/T=D（1/T）=Df=4B33106/s=132MB/s （2）64位=8B Dr=Df=8B66106/s=528MB/s *總線的一次信息傳送過程大致分哪幾個階段？若采用同步定時協議，請畫出 讀數據的同步時序圖。 總線的一次信息傳送過程，大致可分為：請求總線，總線仲裁，尋址，信息傳送，狀態(tài)返回。 20. 70*8 = 560MHz/s *總線仲裁：按照總線仲裁電路的位置不同，仲裁方式分為集中式和分布式兩種。 集中式仲裁有三種：鏈式查詢方式：離中央仲裁器最近

30、的設備具有最高優(yōu)先權，離總線控制器越遠，優(yōu)先權越低。優(yōu)點：只用很少幾根線就能按一定優(yōu)先次序實現總線控制，并且這種鏈式結構很容易擴充設備。缺點：是對詢問鏈的電路故障很敏感，優(yōu)先級固定。計數器定時查詢方式：總線上的任一設備要求使用總線時，通過BR線發(fā)出總線請求。中央仲裁器接到請求信號以后，在BS線為“0”的情況下讓計數器開始計數，計數值通過一組地址線發(fā)向各設備。每個設備接口都有一個設備地址判別電路，當地址線上的計數值與請求總線的設備地址相一致時，該設備 置“1”BS線，獲得了總線使用權，此時中止計數查詢。 每次計數可以從“0”開始，也可以從中止點開發(fā)始。如果從“0”開始，各設備的優(yōu)先次序與鏈式查詢

31、法相同，優(yōu)先級的順序是固定的。如果從中止點開始，則每個設備使用總線的優(yōu)級相等。可方便的改變優(yōu)先級。獨立請求方式：每一個共享總線的設備均有一對總線請求線BRi和總線授權線BGi。當設備要求使用總線時，便發(fā)出該設備的請求信號?？偩€仲裁器中有一個排隊電路，它根據一定的優(yōu)先次序決定首先響應哪個設備的請求，給設備以授權信號BGi。獨立請求方式的優(yōu)點是響應時間快，即確定優(yōu)先響應的設備所花費的時間少，用不著一個設備接一個設備地查詢。其次，對優(yōu)先次序的控制相當靈活。它可以預先固定，例如BR0優(yōu)先級最高，BR1次之…BRn最低；也可以通過程序來改變優(yōu)先次序；還可以用屏蔽（禁止）某個請求的辦法，不響應來自無效設備

32、的請求。因此當代總線標準普遍采用獨立請求方式。 優(yōu)點是響應時間快，即確定優(yōu)先響應的設備所花費的時間少。對優(yōu)先次序的控制也是相當靈活的。 分布式仲裁：不需要中央仲裁器，而是多個仲裁器競爭使用總線。當它們有總線請求時，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個仲裁器將仲裁總線上得到的號與自己的號進行比較。如果仲裁總線上的號大，則它的總線請求不予響應，并撤消它的仲裁號。最后，獲勝者的仲裁號保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級仲裁策略為基礎。 *總線仲裁某CPU采用集中式仲裁方式，使用獨立請求與菊花鏈查詢相結合的二維總線控制結構。每一對請求線BRi和授權線BGi組成一對菊花鏈查詢

33、電路。每一根請求線可以被若干個傳輸速率接近的設備共享。當這些設備要求傳送時通過BRi線向仲裁器發(fā)出請求，對應的BGi線則串行查詢每個設備，從而確定哪個設備享有總線控制權。請分析說明圖6.14所示的總線仲裁時序圖。 解：從時序圖看出，該總線采用異步定時協議。 當某個設備請求使用總線時，在該設備所屬的請求線上發(fā)出申請信號BRi（1）。 CPU按優(yōu)先原則同意后給出授權信號BGi作為回答（2）。 BGi鏈式查詢各設備，并上升從設備回答SACK信號證實已收到BGi信號（3）。 CPU接到SACK信號后下降BG作為回答（4）。 在總線“忙”標志BBSY為“0”情況該設備上升BBSY，表示該

34、設備獲得了總線控制權，成為控制總線的主設備（5）。 在設備用完總線后，下降BBSY和SACK（6） 釋放總線。 在上述選擇主設備過程中，可能現行的主從設備正在進行傳送。此時需等待現行傳送結束，即現行主設備下降BBSY信號后（7），新的主設備才能上升BBSY，獲得總線控制權。 *分布式仲裁示意圖 （1）所有參與本次競爭的各主設備將設備競爭號CN取反后打到仲裁總線AB上，以實現“線或”邏輯。AB線低電平時表示至少有一個主設備的CNi為1，AB線高電平時表示所有主設備的CNi為0。 （2）競爭時CN與AB逐位比較，從最高位（b7）至最低位（b0）以一維菊花鏈方式進行，只有上一位競爭得

35、勝者Wi+1位為1。當CNi=1，或CNi=0且ABi為高電平時，才使Wi位為1。若Wi=0時，將一直向下傳遞，使其競爭號后面的低位不能送上AB線。 （3）競爭不到的設備自動撤除其競爭號。在競爭期間，由于W位輸入的作用，各設備在其內部的CN線上保留其競爭號并不破壞AB線上的信息。 （4）由于參加競爭的各設備速度不一致，這個比較過程反復（自動）進行，才有最后穩(wěn)定的結果。競爭期的時間要足夠，保證最慢的設備也能參與競爭。 *總線周期類型 PCI總線周期由當前被授權的主設備發(fā)起。PCI支持任何主設備和從設備之間點到點的對等訪問，也支持某些主設備的廣播讀寫。 存儲器讀/寫總線周期 存儲器寫

36、和使無效周期 特殊周期 配置讀/寫周期 *PCI總線周期的操作過程有如下特點： （1）采用同步時序協議?？偩€時鐘周期以上跳沿開始，半個周期高電平，半個周期低電平?？偩€上所有事件，即信號電平轉換出現在時鐘信號的下跳沿時刻，而對信號的采樣出現在時鐘信號的上跳沿時刻。 （2）總線周期由被授權的主方啟動，以幀FRAME#信號變?yōu)橛行碇甘疽粋€總線周期的開始。 （3）一個總線周期由一個地址期和一個或多個數據期組成。在地址期內除給出目標地址外，還在C/BE#線上給出總線命令以指明總線周期類型。 （4）地址期為一個總線時鐘周期，一個數據期在沒有等待狀態(tài)下也是一個時

37、鐘周期。一次數據傳送是在掛鉤信號IRDY#和TRDY#都有效情況下完成，任一信號無效（在時鐘上跳沿被對方采樣到），都將加入等待狀態(tài)。 （5）總線周期長度由主方確定。在總線周期期間FRAME#持續(xù)有效，但在最后一個數據期開始前撤除。即以FRAME#無效后，IRDY#也變?yōu)闊o效的時刻表明一個總線周期結束。由此可見，PCI的數據傳送以猝發(fā)式傳送為基本機制，單一數據傳送反而成為猝發(fā)式傳送的一個特例。并且PCI具有無限制的猝發(fā)能力，猝發(fā)長度由主方確定，沒有對猝發(fā)長度加以固定限制。 （6）主方啟動一個總線周期時要求目標方確認。即在FRAME#變?yōu)橛行Ш湍繕说刂匪蜕螦D線后，目標

38、方在延遲一個時鐘周期后必須以DEVSEL#信號有效予以響應。否則，主設備中止總線周期。 （7）主方結束一個總線周期時不要求目標方確認。目標方采樣到FRAME#信號已變?yōu)闊o效時，即知道下一數據傳送是最后一個數據期。目標方傳輸速度跟不上主方速度，可用TRDY#無效通知主方加入等待狀態(tài)時鐘周期。當目標方出現故障不能進行傳輸時，以STOP#信號有效通知主方中止總線周期。 六、外圍設備 *磁盤組有6片磁盤，每片有兩個記錄面，最上最下兩個面不用。存儲區(qū)域內徑22cm，外徑33cm，道密度為40道/cm，內層位密度400位/cm，轉速6000轉/分。問： (1)共有多少柱面? (2)

39、盤組總存儲容量是多少? (3)數據傳輸率多少? (4)采用定長數據塊記錄格式，直接尋址的最小單位是什么?尋址命令中如何表示磁盤地址? (5)如果某文件長度超過一個磁道的容量，應將它記錄在同一個存儲面上，還是記錄在同一個柱面上? 解：(1)有效存儲區(qū)域=16.5-11=5.5(cm) 因為道密度=40道/cm，所以4055=220道，即220個圓柱面。 (2)內層磁道周長為2πR=23.1411=69.08(cm) 每道信息量=400位/cm69.08cm=27632位=3454B 每面信息量=3454B220=759880B 盤組總容量=759880B10=7598

40、800B (3)磁盤數據傳輸率Dr=rN N為每條磁道容量，N=3454B r為磁盤轉速，r=6000轉/60秒=100轉/秒 Dr=rN=1003454B=345400B/s (4)采用定長數據塊格式，直接尋址的最小單位是一個記錄塊(一個扇區(qū))，每個記錄塊記錄固定字節(jié)數目的信息，在定長記錄的數據塊中，活動頭磁盤組的編址方式可用如下格式： 此地址格式表示有4臺磁盤（2位），每臺有16個記錄面/盤面（4位），每面有256個磁道（8位），每道有16個扇區(qū)（4位）。 (5)如果某文件長度超過一個磁道的容量，應將它記錄在同一個柱面上，因為不需要重新找道，數據讀/寫速度快。

41、 *某磁盤存貯器轉速為3000轉 / 分，共有4個記錄面，每毫米5道，每道記錄信息為12288字節(jié)，最小磁道直徑為230mm，共有275道。問： （1） 磁盤存貯器的容量是多少？ （2） 最高位密度與最低位密度是多少？ （3） 磁盤數據傳輸率是多少？ （4） 平均等待時間是多少？ （5） 給出一個磁盤地址格式方案。 解： （1） 每道記錄信息容量 = 12288字節(jié) 　　　每個記錄面信息容量 = 27512288字節(jié) 　　　共有4個記錄面，所以磁盤存儲器總容量為 ： 　　　　　4 27512288字節(jié) = 13516800字節(jié) （2） 最高位密度D1按最小磁道半徑R1計算

42、（R1 = 115mm）： 　　　　　D1 = 12288字節(jié) / 2πR1 = 17字節(jié) / mm 　　　最低位密度D2按最大磁道半徑R2計算： 　　　　　R2 = R1 + （275 5） = 115 + 55 = 170mm 　　　　　D2 = 12288字節(jié) / 2πR2 = 11.5 字節(jié) / mm （3） 磁盤傳輸率 C = r N 　　　　　r = 3000 / 60 = 50 周 / 秒 　　　　　N = 12288字節(jié)（信道信息容量） 　　　　　C = r N = 50 12288 = 614400字節(jié) / 秒 （4）平均等待時間 = 1/2r =

43、 1 / (250) = 10毫秒 (5) 此地址格式表示有4臺磁盤，每臺有4個記錄面，每個記錄面最多可容納512個磁道，每道有16個扇區(qū)。 *有一臺磁盤機，其平均尋道時間為了30ms,平均旋轉等待時間為120ms，數據傳輸速率為500B/ms，磁盤機上存放著1000件每件3000B 的數據?，F欲把一件數據取走，更新后在放回原地，假設一次取出或寫入所需時間為： 　　　　　平均尋道時間+平均等待時間+數據傳送時間 　 另外，使用CPU更新信息所需時間為4ms, 并且更新時間同輸入輸出操作不相重疊。 　 試問： ?。?） 盤上全部數據需要多少時間？ ?。?） 若磁盤及旋

44、轉速度和數據傳輸率都提高一倍，更新全部數據需要多少間？ 解：（1）磁盤上總數據量 = 10003000B = 3000000B 　　　　 讀出全部數據所需時間為 3000000B 500B / ms = 6000ms 　　　　 重新寫入全部數據所需時間 = 6000ms 　　　　 所以，更新磁盤上全部數據所需的時間為 ： 　　　　 　　　2（平均找道時間 + 平均等待時間 + 數據傳送時間 ）+ CPU更新時間 　　= 2（30 + 120 + 6000）ms + 4ms = 12304ms 　　(2) 磁盤機旋轉速度提高一倍后，平均等待時間為60ms； 　　　　

45、數據傳輸率提高一倍后，數據傳送時間變?yōu)椋? 　　　　　　　3000000B 1000B / ms = 3000ms 　　　　更新全部數據所需時間為： 　　　　　　2 （30 + 60 + 3000）ms + 4ms = 6184ms *刷新：電子束打在熒光粉上引起的發(fā)光只能維持幾十毫秒的時間。因此必須讓電子束反復不斷地掃描整個屏幕，該過程稱為刷新。刷新頻率越高，顯示越沒有閃爍。50Hz（至少） 刷新存儲器（視頻存儲器、顯存）：為刷新提供信號的存儲器。容量取決于分辨率和灰度級。M=rC *刷存的重要性能指標是它的帶寬。實際工作時顯示適配器的幾個功能部分

46、要爭用刷存的帶寬。假定總帶寬的50%用于刷新屏幕，保留50%帶寬用于其他非刷新功能。 (1)若顯示工作方式采用分辨率為1024768，顏色深度為3B，幀頻(刷新速率)為72Hz，計算刷存總帶寬應為多少? (2)為達到這樣高的刷存帶寬，應采取何種技術措施? 解：(1)∵ 刷新所需帶寬=分辨率每個像素點顏色深度刷新速率  ∴ 10247683B72/s=165888KB/s=162MB/s  刷存總帶寬應為162MB/s100/50=324MB/s (2)為達到這樣高的刷存帶寬，可采用如下技術措施： ①使用高速的DRAM芯片組成刷存； ② 刷存采用多體交叉結構

47、； ③刷存至顯示控制器的內部總線寬度由32位提高到64位，甚至128位 ； ④刷存采用雙端口存儲器結構，將刷新端口與更新端口分開。 *刷新存儲器的重要性能指標是它的帶寬。若顯示工作方式采用分辨率為1024768，顏色深度為24位，幀頻（刷新速率）為72HZ，求： 　（1）刷新存儲器的存儲容量是多少？ 　（2）刷新存儲器的貸款是多少？ 解：（1）因為刷新存儲器所需存儲容量 = 分辨率 每個像素點顏色深度 　　　　　　　∴ 1024 768 3B ≈ 4MB 　?。?）因為刷新所需帶寬 = 分辨率 每個像素點顏色深度 刷新速度 　　　　　　　∴ 1024 768

48、 3B 72 / S = 165888KB / S ≈ 162MB / S 七、輸入輸出 *中斷執(zhí)行過程：1.關中斷 2.保存現場 3.判別中斷條件轉入中斷服務程序 4.開中斷 5.執(zhí)行中斷服務程序 6.關中斷 7.恢復現場 8.開中斷 9.返回 *中斷：參見圖所示的二維中斷系統。請問： (1)在中斷情況下，CPU和設備的優(yōu)先級如何考慮?請按降序排列各設備的中斷優(yōu)先級。 (2)若CPU現執(zhí)行設備B的中斷服務程序，IM2，IM1，IM0的狀態(tài)是什么?如果CPU執(zhí)行設 備D的中斷服務程序，IM2，IM1，IM0的狀態(tài)又是什么? (3)每一級的IM能否對某個優(yōu)先級的個別設備

49、單獨進行屏蔽?如果不能，采取什么辦法可達到目的? (4)假如設備C一提出中斷請求，CPU立即進行響應，如何調整才能滿足此要求? 解：(1)在中斷情況下，CPU的優(yōu)先級最低。各設備的優(yōu)先次序是：A→B→C→ D→E→F→G→H→I→CPU。 (2)執(zhí)行設備B的中斷服務程序時IM2IM1IM0=111；執(zhí)行設備D的中斷服務程序時，IM2IM1IM0=011。 (3)每一級的IM標志不能對某個優(yōu)先級的個別設備進行單獨屏蔽?？蓪⒔涌谥械腅I(中斷允許)標志清“0”，它禁止設備發(fā)出中斷請求。 (4)要使設備C的中斷請求及時得到響應，可將設備C從第2級取出來，單獨放在第3級上，使第3級

50、的優(yōu)先級最高，即令IM3=0即可。 *參見例1所示的系統，只考慮A，B，C三個設備組成的單級中斷結構，它要求CPU在執(zhí)行完當前指令時對中斷請求進行服務。假設：(1)CPU“中斷批準”機構在響應一個新的 中斷之前，先要讓被中斷的程序的一條指令一定要執(zhí)行完畢；(2)TDC為查詢鏈中每個設備的延遲時間；(3)TA，TB，TC分別為設備A，B，C的服務程序所需的執(zhí)行時間； (4)TS,TR為保存現場和恢復現場所需的時間；(5)主存工作周期為TM。 試問：就這個中斷請求環(huán)境來說，系統在什么情況下達到中斷飽和? 解：中斷處理流程，并假設執(zhí)行一條指令的時間也為TM。如果三個設備同時發(fā)出中斷請求，

51、那么依次分別處理設備A、設備B、設備C的時間如下： tA = 2TM + TDC + TS + TA + TR tB = 2TM + 2TDC + TS + TB + TR tC = 2TM + 3TDC + TS + TC + TR 處理三個設備所需的總時間為：T=tA+tB+tC T是達到中斷飽和的最小時間，即中斷極限頻率為：f=1/T *1394總線：串行接口標準IEEE1394 IEEE 1394是一種高速串行I/O標準接口。各被連接裝置的關系是平等的，不用PC介入也能自成系統。這意味著1394在家電等消費類設備的連接應用方面有很好的前景。 (1)數據傳送的高速性 (2)數據傳送的實時性 (3)體積小易安裝，連接方便 *協議集：