《EDA課程設(shè)計(jì) 數(shù)字時(shí)鐘(鬧鐘)》由會(huì)員分享，可在線閱讀，更多相關(guān)《EDA課程設(shè)計(jì) 數(shù)字時(shí)鐘(鬧鐘)（12頁珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、精品文檔，僅供學(xué)習(xí)與交流，如有侵權(quán)請(qǐng)聯(lián)系網(wǎng)站刪除 課 程 設(shè) 計(jì) 說 明 書 題目： 鬧鐘 學(xué)院（系）： 年級(jí)專業(yè)： 學(xué) 號(hào)： 學(xué)生姓名： 指導(dǎo)教師： 教師職稱： 目 錄 第1章 摘要…………………………………………………………………………………1 第2章 設(shè)計(jì)方案…………………………………………………………………………… 2.1 VHDL簡(jiǎn)介…………………………………………………………………………… 2.2 設(shè)計(jì)思路…………………………………………………………………………… 第3章 模塊介紹…

2、………………………………………………………………………… 第4章 Verilog HDL設(shè)計(jì)源程序………………………………………………………… 第5章 波形仿真圖………………………………………………………………………… 第6章 管腳鎖定及硬件連線……………………………………………………………… 心得體會(huì) ……………………………………………………………………………………17 參考文獻(xiàn) ……………………………………………………………………………………18 第一章 摘要 在當(dāng)今社會(huì)，數(shù)字電路產(chǎn)品的應(yīng)用在我們的實(shí)際生活中顯得越來越重要，與我們的生活聯(lián)系愈加緊密，例如計(jì)算機(jī)、儀表

3、、電子鐘等等，使我們的生活工作較以前的方式更加方便、完善，帶來了很多的益處。 在此次EDA課程，我的設(shè)計(jì)課題是鬧鐘，使用VHDL語言進(jìn)行編程完成。報(bào)告書主要由設(shè)計(jì)方案、模塊介紹、設(shè)計(jì)源程序、仿真波形圖和管腳鎖定及硬件連線四部分組成。設(shè)計(jì)方案主要介紹了我對(duì)于設(shè)計(jì)課題的大致設(shè)計(jì)思路，之后各個(gè)部分將會(huì)詳細(xì)介紹設(shè)計(jì)組成及程序。 第二章 設(shè)計(jì)方案 §2.1 VHDL簡(jiǎn)介 數(shù)字電路主要是基于兩個(gè)信號(hào)（我們可以簡(jiǎn)單的說是有電壓和無電壓），用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路我們稱之為數(shù)字電路，它具有邏輯運(yùn)算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路。 EDA

4、技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)，具有以下幾個(gè)特點(diǎn)：① 用軟件的方式設(shè)計(jì)硬件；② 用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的；③ 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真；④ 系統(tǒng)

5、可現(xiàn)場(chǎng)編程，在線升級(jí)；⑤ 整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。 EDA技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)(Computer Assist Design，簡(jiǎn)稱CAD)、計(jì)算機(jī)輔助工程設(shè)計(jì)(Computer Assist Engineering Design，簡(jiǎn)稱CAE)和電子設(shè)計(jì)自動(dòng)化(Electronic Design Automation，簡(jiǎn)稱EDA)三個(gè)發(fā)展階段。 常用的硬件描述語言有VHDL、Verilog、ABEL。 EDA技術(shù)是隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展應(yīng)運(yùn)而生的一種高級(jí)、快速

6、、有效的電子設(shè)計(jì)自動(dòng)化工具。它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的，從70年代經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（CAD），計(jì)算機(jī)輔助工程（CAE），電子系統(tǒng)設(shè)計(jì)自動(dòng)化（ESDA）3個(gè)階段。前兩個(gè)階段的EDA產(chǎn)品都只是個(gè)別或部分的解決了電子產(chǎn)品設(shè)計(jì)中的工程問題；第三代EDA工具根據(jù)工程設(shè)計(jì)中的瓶頸和矛盾對(duì)設(shè)計(jì)數(shù)據(jù)庫實(shí)現(xiàn)了統(tǒng)一管理，并提出了并行設(shè)計(jì)環(huán)境概念，提供了獨(dú)立于工藝和廠家的系統(tǒng)級(jí)的設(shè)計(jì)工具。EDA關(guān)鍵技術(shù)之一就是采用硬件描述語言對(duì)硬件電路進(jìn)行描述，且具有系統(tǒng)級(jí)仿真和綜合能力。目前應(yīng)用比較廣泛的硬件描述語言就是Verilog HDL。 2 Verilog HDL簡(jiǎn)介 Verilog HDL是目前大規(guī)模

7、集成電路設(shè)計(jì)中最具代表性、使用最廣泛的硬件描述語言之一。 具有如下特點(diǎn)： （1） 能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、RTL級(jí)、門級(jí)和開關(guān)級(jí)，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡(jiǎn)練的描述。 （2）能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)及時(shí)發(fā)現(xiàn)可能存在的錯(cuò)誤，縮短設(shè)計(jì)周期，并保存整個(gè)設(shè)計(jì)過程的正確性。 （3）由于代碼描述與工藝過程實(shí)現(xiàn)無關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如國(guó)有C語言的編程基礎(chǔ)經(jīng)驗(yàn)，只需很短的時(shí)間就能學(xué)會(huì)和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門和基礎(chǔ)。 §2.2 設(shè)計(jì)思路 一、設(shè)計(jì)要求 1、設(shè)計(jì)簡(jiǎn)易的一分

8、鐘鬧鐘； 2、可手動(dòng)輸入定時(shí)時(shí)間（0~59s），如30s； 3、兩個(gè)動(dòng)態(tài)數(shù)碼管上跟蹤顯示時(shí)間的變化：如30，29，28……到了指定時(shí)間蜂鳴器發(fā)出5s的提示音； 4、采用2個(gè)動(dòng)態(tài)數(shù)碼管顯示時(shí)間； 5、用蜂鳴器發(fā)出提示音； 6、撥碼開關(guān)設(shè)置定時(shí)時(shí)間。 二、設(shè)計(jì)思路 根據(jù)上述的設(shè)計(jì)要求，整個(gè)系統(tǒng)大致包括如下幾個(gè)組成部分：它包括以下幾個(gè)組成部分：1） 顯示屏，由2個(gè)七段動(dòng)態(tài)數(shù)碼管組成，用于顯示當(dāng)前設(shè)置的鬧鐘時(shí)間并進(jìn)行跟蹤顯示；2)6個(gè)撥碼開關(guān)，用于輸入鬧鐘時(shí)間；3)復(fù)位鍵，確定新的鬧鐘時(shí)間設(shè)置，或顯示已設(shè)置的鬧鐘時(shí)間；4)蜂鳴器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出報(bào)警聲。 第三章 模

9、塊介紹 一、計(jì)時(shí)模塊 此模塊共有6個(gè)撥碼開關(guān)作為輸入信號(hào)，當(dāng)開關(guān)無輸入時(shí)，都處于低電平狀態(tài)，D5、D4、D3、D2、D1和D0是并行數(shù)據(jù)輸入端，CRN是異步復(fù)位輸入端，LDN是預(yù)置控制輸入端。當(dāng)開關(guān)有輸入時(shí)，會(huì)產(chǎn)生一個(gè)六位的二進(jìn)制輸出信號(hào)num，此信號(hào)表示動(dòng)作的開關(guān)序號(hào)，它是作為動(dòng)態(tài)顯示模塊的輸入信號(hào)。 二、數(shù)碼顯示模塊 這個(gè)模塊有兩個(gè)輸入信號(hào)和兩個(gè)輸出信號(hào)。其中一個(gè)是信號(hào)輸入模塊的輸出num作為輸入，另外一個(gè)是時(shí)鐘輸入端，作為掃描數(shù)碼管的頻率信號(hào)，采用1024HZ的中高頻信號(hào)。輸出信號(hào)為SS0、SS1、SS2，是動(dòng)態(tài)數(shù)碼管的片選段。 三、報(bào)警模塊 報(bào)警模塊共有兩個(gè)輸入信號(hào)ET和C

10、LK1，一個(gè)輸出信號(hào)COUT。當(dāng)從信號(hào)輸入模塊檢測(cè)到有開關(guān)輸入時(shí)，ET信號(hào)已置1，CLK上升沿到來時(shí)，程序?qū)OUT置1，蜂鳴器發(fā)出時(shí)間為10s的報(bào)警信號(hào)，時(shí)間到達(dá)后，跳出循環(huán)，蜂鳴器停止報(bào)警。 四、頂層模塊 頂層模塊的作用是將各個(gè)模塊組合到一起，從而實(shí)現(xiàn)最終的功能。其輸入即為各個(gè)模塊的輸入，一個(gè)時(shí)鐘信號(hào)，還有6個(gè)撥碼開關(guān)的輸入，其輸出為數(shù)碼管顯示和報(bào)警器。 第四章Verilog HDL設(shè)計(jì)源程序 一、計(jì)時(shí)模塊 module counter(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,Q,OC); input LDN,D5,D4,D3,D2,D1,D0,CLK,CR

11、N; output[5:0] Q; output OC; reg OC; reg[5:0] Q; reg[5:0] Q_TEMP; reg[3:0] NUM; always@(posedge CLK or negedge CRN) begin if(~CRN) Q_TEMP=6'b000000; else if(~LDN) begin Q_TEMP={D5,D4,D3,D2,D1,D0}; NUM=4'b0000; end else if(Q_TEMP<6'b111100&&Q_TEMP>6'b000000) begin if(NUM<4'b1000&&

12、NUM>=4'b0000) NUM=NUM+1; else NUM=4'b0001; if(NUM==4'b1000) Q_TEMP=Q_TEMP-1; end else Q_TEMP=6'b000000; end always begin if(Q_TEMP==6'b000000&&LDN) OC=1'b1; else OC=1'b0; Q=Q_TEMP; end endmodule 二、數(shù)碼顯示模塊 module showtime(A,Q,CLKM,SS0,SS1,SS2); input[5:0] A; input CLKM; output[6:0]

13、 Q; output SS0,SS1,SS2; reg[6:0] Q; reg SS0,SS1,SS2; reg M; reg[5:0] B; reg[5:0] C; always@(posedge CLKM) begin M=M+1; end always begin if(A<='b001001) begin B=A; C=0; end else if(A>'b001001&&A<='b10011) begin B=A-10; C=1; end else if(A>'b10011&&A<='b11101) begin B=A-20; C=

14、2; end else if(A>'b11101&&A<='b100111) begin B=A-30; C=3; end else if(A>'b100111&&A<='b110001) begin B=A-40; C=4; end else if(A>'b110001&&A<='b111011) begin B=A-50; C=5; end else if(A=='b111100) begin B=0; C=6; end if(M=='b1) begin SS0=1;SS1=0;SS2=0; case(B) 'b000000:Q='b01

15、11111; 'b000001:Q='b0000110; 'b000010:Q='b1011011; 'b000011:Q='b1001111; 'b000100:Q='b1100110; 'b000101:Q='b1101101; 'b000110:Q='b1111101; 'b000111:Q='b0000111; 'b001000:Q='b1111111; 'b001001:Q='b1101111; default:Q='b0111111; endcase end else if(M=='b0) begin SS0=0;SS1=0;SS2=0; case(

16、C) 'b000000:Q='b0111111; 'b000001:Q='b0000110; 'b000010:Q='b1011011; 'b000011:Q='b1001111; 'b000100:Q='b1100110; 'b000101:Q='b1101101; 'b000110:Q='b1111101; default:Q='b0111111; endcase end end endmodule 三、報(bào)警模塊 module speaker(CLK1,ET,COUT); input CLK1,ET; output COUT; reg COUT; reg

17、[5:0] TEMP; always@(posedge CLK1) begin if(~ET) TEMP=6'b000000; else if(TEMP<6'b101001&&TEMP>=6'b000000) TEMP=TEMP+1; else TEMP=6'b101001; end always begin if(TEMP<6'b101001&&TEMP!=6'b000000) COUT=1'b1; else COUT=1'b0; end endmodule 四、頂層模塊 module timer(LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,CL

18、K1,COUT,LED,SS0,SS1,SS2,CLKM); input LDN,D5,D4,D3,D2,D1,D0,CLK,CRN,CLK1,CLKM; output[6:0] LED; output COUT,SS0,SS1,SS2; wire X6; wire[5:0] X; counter u1(.LDN(LDN),.D5(D5),.D4(D4),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.CLK(CLK),.CRN(CRN),.Q(X[5:0]),.OC(X6)); showtime u2(.A(X[5:0]),.Q(LED[6:0]),.CLK

19、M(CLKM),.SS0(SS0),.SS1(SS1),.SS2(SS2)); speaker u3(.CLK1(CLK1),.ET(X6),.COUT(COUT)); endmodule 第五章 波形仿真圖 一、計(jì)時(shí)模塊波形仿真圖 二、報(bào)警模塊波形仿真圖 三、頂層模塊波形仿真圖 第六章 管腳鎖定及硬件連線 一、管腳鎖定 CLK>chip=timer;Input Pin=75 CLKM>chip=timer:Input Pin=83 CLK1> chip=timer;Input Pin=85 COUT> chip=timer;Output Pin=38 CRN> ch

20、ip=timer;Input Pin=39 DO> chip=timer;Input Pin=53 D1> chip=timer;Input Pin=47 D2> chip=timer;Input Pin=46 D3> chip=timer;Input Pin=45 D4> chip=timer;Input Pin=44 D5> chip=timer;Input Pin=41 LDN> chip=timer;Input Pin=40 LED0> chip=timer;Output Pin=173 LED1> chip=timer;Output Pin=174 LED2> c

21、hip=timer;Output Pin=175 LED3> chip=timer;Output Pin=176 LED4> chip=timer;Output Pin=177 LED5> chip=timer;Output Pin=179 LED6> chip=timer;Output Pin=187 SSO> chip=timer;Output Pin=191 SS1> chip=timer;Output Pin=192 SS2> chip=timer;Output Pin=193 引線說明：撥碼開關(guān)使用數(shù)字開關(guān)組A，需外接引線。 心得體會(huì) 通過這次設(shè)計(jì)，初步對(duì)EDA有

22、一個(gè)了解。 出于沒有學(xué)習(xí)過這門課程，所以再課程設(shè)計(jì)開始時(shí)對(duì)于EDA就是一無所知。課程設(shè)計(jì)之初是做了一個(gè)簡(jiǎn)單的培訓(xùn)，關(guān)于軟件和硬件的設(shè)計(jì)，算是入門訓(xùn)練吧。通過前兩天的課程講解，我對(duì)其有了初步的了解。之后就開始按照指導(dǎo)書中的例題就行練習(xí)，仿真，有進(jìn)一步的掌握后就開始了自己的課程設(shè)計(jì)。由于我C++程序設(shè)計(jì)知識(shí)不扎實(shí)，所以導(dǎo)致這次軟件設(shè)計(jì)困難重重，也讓我明白了在這個(gè)領(lǐng)域知識(shí)的串聯(lián)是非常普遍的，學(xué)好學(xué)扎實(shí)是我們必須要做到的要求。 通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來，從理論中得出結(jié)論，才能提高自己的實(shí)際動(dòng)手能力。在設(shè)計(jì)的過程中，可以說得是困難重重，但這畢竟第一次做，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處。 在此還需要感謝鄭兆兆老師和呂宏詩老師耐心的指導(dǎo)與幫助，使課設(shè)能夠更加順利的完成。 參考文獻(xiàn) 1、 閻石主編. 《數(shù)字電子技術(shù)基礎(chǔ)》(第五版).高等教等育出版社.2006.5，168-175頁 ； 2、 李國(guó)麗、朱維勇、何劍春主編 《EDA與數(shù)字系統(tǒng)設(shè)計(jì)》（第2版）.機(jī)械工業(yè)出版社.2009.3,105-146頁 【精品文檔】第 12 頁