《用verilog編寫16位加法器 乘法器 自動(dòng)售貨機(jī)》由會(huì)員分享，可在線閱讀，更多相關(guān)《用verilog編寫16位加法器 乘法器 自動(dòng)售貨機(jī)（28頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、word Verilog課程實(shí)驗(yàn)報(bào)告 實(shí)驗(yàn)1十六位超前進(jìn)位加法器 用超前進(jìn)位加法器實(shí)現(xiàn)一個(gè)有符號(hào)位的16位加法器，并且考慮溢出的情況 根據(jù)超前進(jìn)位加法器的原理Co = G | ( P & Ci )S = P ^ Ci設(shè)計(jì)出4位加法器的子模塊，然后通過(guò)4個(gè)4位加法器的相連來(lái)得到十六位的加法器。原理如如下圖所示。溢出用flag=0表示。 //-------------16位超前進(jìn)位加法器----------------- module cla1

2、6(a,b,s,flag); //含有a，b，輸出s，進(jìn)位flag的模塊 input [15:0] a,b;//輸入a，b output [16:0] s; //輸出 s output reg flag; //進(jìn)位 wire pp4,pp3,pp2,pp1; wire gg4,gg3,gg2,gg1; wire [15:0] Cp; wire [15:0] p,g; pg i0 (a[15:0],b[15:0],p[15:0],g[15:0]); add i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp1,gg1);

3、 add i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],pp2,gg2); add i3 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],pp3,gg3); add i4 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],pp4,gg4); add i5 (pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,pp5,gg5); //調(diào)用四位加法器模塊 add4 l0 (p[3],p[2],p[1],p[0],g[3],g[2],g[1

4、],g[0],1'b0,Cp[3],Cp[2],Cp[1],Cp[0]); add4 l1 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],Cp[3],Cp[7],Cp[6],Cp[5],Cp[4]); add4 l2 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],Cp[7],Cp[11],Cp[10],Cp[9],Cp[8]); add4 l3 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],Cp[11],Cp[15],Cp[14],Cp[13],Cp[12]

5、); assign s[0]=p[0]^1'b0; //保存位 assign s[1]=p[1]^Cp[0]; assign s[2]=p[2]^Cp[1]; assign s[3]=p[3]^Cp[2]; assign s[4]=p[4]^Cp[3]; assign s[5]=p[5]^Cp[4]; assign s[6]=p[6]^Cp[5]; assign s[7]=p[7]^Cp[6]; assign s[8]=p[8]^Cp[7]; assign s[9]=p[9]^Cp[8]; assign s[10]=p[10]^Cp[9]; assign s[11

6、]=p[11]^Cp[10]; assign s[12]=p[12]^Cp[11]; assign s[13]=p[13]^Cp[12]; assign s[14]=p[14]^Cp[13]; assign s[15]=p[15]^Cp[14]; assign s[16]=pp5|gg5; //溢出判斷模塊 always(a,b,s) begin if ((a[15]==1&&b[15]==1&&s[15]==0)||(a[15]==0&&b[15]==0&&s[15]==1)) flag=1'b1; else flag=1'b0;

7、 end endmodule //4位加法器模塊 module add4(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],Co,Cp[3],Cp[2],Cp[1],Cp[0]); input [3:0]p,g; input Co; output [3:0] Cp; assign Cp[0]=g[0]|p[0]&Co; assign Cp[1]=g[1]|p[1]&Cp[0]; assign Cp[2]=g[2]|p[2]&Cp[1]; assign Cp[3]=g[3]|p[3]&Cp[2]; endmodule //模塊間的進(jìn)位

8、module add(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp,gg); input [3:0]p,g; output pp,gg; assign pp=p[3]&p[2]&p[1]&p[0]; assign gg=g[3]|(p[3]&(g[2]|p[2]&(g[1]|p[1]&g[0]))); endmodule //進(jìn)位信號(hào)的產(chǎn)生 module pg(a,b,p,g); input [15:0] a,b; output [15:0] p,g; assign p=a^b; assign g=a&b;

9、 endmodule 通過(guò)產(chǎn)生一個(gè)隨機(jī)輸入a和b，來(lái)驗(yàn)證c=a+b。 //16位加法器的測(cè)試文件 `timescale 1ns/1ns `include"./sixteenadder.v" module sixteenaddertest; wire [15:0] s; reg [15:0]a,b; wire flag; parameter times=5; //隨機(jī)產(chǎn)生一個(gè)數(shù) ，總共產(chǎn)生6次 initial begin a={$random}%65536; b={$random}%65536;

10、 repeat(times) begin #100 a={$random}%65536; b={$random}%65536; end #100 $stop; end cla16 cal161(a,b,s,flag); endmodule 用mudelsim10.0仿真得到的波形如下所示： 如圖a=13604,b=24193 s=-27739.s為負(fù)數(shù),產(chǎn)生溢出，溢出標(biāo)位sto=1.當(dāng)a=-10743,,b=22115.s=11372沒(méi)有溢出，sto=0.通過(guò)這個(gè)實(shí)驗(yàn)驗(yàn)證

11、了s=a+b，實(shí)現(xiàn)了帶符號(hào)位的加法器。 實(shí)驗(yàn)二 十六位加減法器 將加法器和減法器結(jié)合到一起，實(shí)現(xiàn)帶符號(hào)位的16位加減法運(yùn)算，并考慮溢出。 在16位加法器的根底上，加上一條判斷語(yǔ)句，如果出現(xiàn)減的操作，被減數(shù)取反加一，這樣就實(shí)現(xiàn)了減的運(yùn)算，用add_sub來(lái)表示加減運(yùn)算符，當(dāng)add_sub=0時(shí)候?qū)崿F(xiàn)的是減運(yùn)算，add_sub=1的時(shí)候?qū)崿F(xiàn)的是加運(yùn)算。 //--------------------16位加減法器------------------------ module cla16(a,b,s); //定義模塊包括a，b，s input [15:0]

12、 a,b;//輸入a，b output [16:0] s; //輸出s wire pp4,pp3,pp2,pp1; wire gg4,gg3,gg2,gg1; wire [15:0] Cp; wire [15:0] p,g; pg i0 (a[15:0],b[15:0],p[15:0],g[15:0]); add i1 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp1,gg1); add i2 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],pp2,gg2); add i3 (p[11],p

13、[10],p[9],p[8],g[11],g[10],g[9],g[8],pp3,gg3); add i4 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],pp4,gg4); add i5 (pp4,pp3,pp2,pp1,gg4,gg3,gg2,gg1,pp5,gg5); add4 l0 (p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],1'b0,Cp[3],Cp[2],Cp[1],Cp[0]); add4 l1 (p[7],p[6],p[5],p[4],g[7],g[6],g[5],g[4],Cp

14、[3],Cp[7],Cp[6],Cp[5],Cp[4]); add4 l2 (p[11],p[10],p[9],p[8],g[11],g[10],g[9],g[8],Cp[7],Cp[11],Cp[10],Cp[9],Cp[8]); add4 l3 (p[15],p[14],p[13],p[12],g[15],g[14],g[13],g[12],Cp[11],Cp[15],Cp[14],Cp[13],Cp[12]); assign s[0]=p[0]^1'b0; assign s[1]=p[1]^Cp[0]; assign s[2]=p[2]^Cp[1]; assign s[3]=

15、p[3]^Cp[2]; assign s[4]=p[4]^Cp[3]; assign s[5]=p[5]^Cp[4]; assign s[6]=p[6]^Cp[5]; assign s[7]=p[7]^Cp[6]; assign s[8]=p[8]^Cp[7]; assign s[9]=p[9]^Cp[8]; assign s[10]=p[10]^Cp[9]; assign s[11]=p[11]^Cp[10]; assign s[12]=p[12]^Cp[11]; assign s[13]=p[13]^Cp[12]; assign s[14]=p[14]^Cp[13];

16、 assign s[15]=p[15]^Cp[14]; assign s[16]=pp5|gg5; endmodule module add4(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],Co,Cp[3],Cp[2],Cp[1],Cp[0]); input [3:0]p,g; input Co; output [3:0] Cp; assign Cp[0]=g[0]|p[0]&Co; assign Cp[1]=g[1]|p[1]&Cp[0]; assign Cp[2]=g[2]|p[2]&Cp[1]; assign Cp[3]=g[3

17、]|p[3]&Cp[2]; endmodule module add(p[3],p[2],p[1],p[0],g[3],g[2],g[1],g[0],pp,gg); input [3:0]p,g; output pp,gg; assign pp=p[3]&p[2]&p[1]&p[0]; assign gg=g[3]|(p[3]&(g[2]|p[2]&(g[1]|p[1]&g[0]))); endmodule module pg(a,b,p,g); input [15:0] a,b; output [15:0] p,g; assign p=a^b; as

18、sign g=a&b; endmodule //定義加減法器的模塊 module addsub(a,b,s,flag,add_sub); input[15:0]a,b; input add_sub; output [15:0] s; output reg flag; wire [15:0]b1; cla16 cla1(a,b1,s); /* always(posedge clk) begin if(~add_sub) begin b1=~b; b1=b1+1;

19、 end else b1=b; end */ assign b1= (add_sub)? b:(~b+1'b1);//判斷是否為減操作，為減操作的話是取反加一的運(yùn)算 always(a,b,s) //判斷是否溢出 begin if ((a[15]==1&&b[15]==1&&add_sub==1&&s[15]==0)||(a[15]==0&&b[15]==0&&add_sub==1&&s[15]==1)) flag=1'b1; else flag=1'b0; end endmodule `time

20、scale 1ns/1ns `include"./adder_sub.v" module adder_sub_test; wire [15:0] s; reg [15:0]a,b; reg add_sub; wire flag； initial //初始化，輸入測(cè)試的數(shù)據(jù) begin a=-16'h7851; b=16'ha432; add_sub=1; #100 begin a=-16'h1233; b=16'h

21、3211; add_sub=0; end #100 begin a=16'h0232; b=16'ha161; add_sub=1; end #100 begin a=16'h5632; b=16'h04a1; add_sub=0; end #100 begin

22、 a=-16'h1234; b=16'h4525; add_sub=0; end #1000 $stop; end addsub addsub1(a,b,s,flag,add_sub); endmodule 用modelsim10.0仿真，得到的結(jié)果如下所示： 當(dāng)a=-30801 b=-23502，add-sub=1,加操作，s溢出，產(chǎn)生溢出信號(hào)flag=1. 當(dāng)a=-4659 b=12817 add_sub=0,減操作，輸出s=-17476，無(wú)

23、溢出，flag=0. 當(dāng)a=562 b=-24223 add_sub=1,加操作，輸出s=-23661，無(wú)溢出，flag=0. 通過(guò)以上的結(jié)果分析，此程序?qū)崿F(xiàn)了帶符號(hào)位的加減法的功能。 實(shí)驗(yàn)三 十六位的乘法器 11系統(tǒng)設(shè)計(jì)要求 實(shí)現(xiàn)16*16位的無(wú)符號(hào)位的乘法器 乘法器的硬件電路原理如下 定義16個(gè)存放器，用來(lái)存儲(chǔ)一行乘操作產(chǎn)生的數(shù)據(jù)，最后的結(jié)果為所有16行相加。 //----------16位乘法器------------- module mux(clk,rst_n,en,a,b_in,rdy,mux_out); input clk;//定義

24、時(shí)鐘 input rst_n;//復(fù)位信號(hào) input en;//使能 input[15:0] a,b_in;//輸入a，b-in output rdy;//輸出rdy，當(dāng)結(jié)果正確時(shí)候?yàn)楦唠娖? output[31:0] mux_out;//乘法輸出值 reg rdy; //定義中間的17個(gè)存放器 reg[15:0] mux_reg0 ; reg[16:0] mux_reg1 ; reg[17:0] mux_reg2 ; reg[18:0] mux_reg3 ; reg[19:0] mux_reg4 ; reg[20:0] mux_reg5 ; reg[21:0] m

25、ux_reg6 ; reg[22:0] mux_reg7 ; reg[23:0] mux_reg8 ; reg[24:0] mux_reg9 ; reg[25:0] mux_reg10 ; reg[26:0] mux_reg11 ; reg[27:0] mux_reg12 ; reg[28:0] mux_reg13 ; reg[29:0] mux_reg14 ; reg[30:0] mux_reg15 ; reg[31:0] mux_reg16 ; always(rst_n or a or b_in or en) //監(jiān)視4個(gè)變量 begin if(!rs

26、t_n) //復(fù)位 begin rdy <= 1'b0; mux_reg0 = 16'd0; mux_reg1 = 17'd0; mux_reg2 = 18'd0; mux_reg3 = 19'd0; mux_reg4 = 20'd0; mux_reg5 = 21'd0; mux_reg6 = 22'd0; mux_reg7 = 23'd0; mux_reg8 = 24'd0; mux_reg9 = 25'd0; mux_reg10 = 26'd0; mux_reg11 = 27'd0; mux_reg

27、12 = 28'd0; mux_reg13 = 29'd0; mux_reg14 = 30'd0; mux_reg15 = 31'd0; mux_reg16 = 32'd0; end // else if(en&&rst_n) //開(kāi)始乘法的運(yùn)算操作 begin if(a[0]) mux_reg0 <= b_in; else mux_reg0 <= 16'd0; if(a[1]) mux_reg1 <= {b_in,mux_reg16[0]}; else mux_reg1 <= 17'd0;

28、 if(a[2]) mux_reg2 <= {b_in,mux_reg16[1:0]}; else mux_reg2 <= 18'd0; if(a[3]) mux_reg3 <= {b_in,mux_reg16[2:0]}; else mux_reg3 <= 19'd0; if(a[4]) mux_reg4 <= {b_in,mux_reg16[3:0]}; else mux_reg4 <= 20'd0; if(a[5]) mux_reg5 <= {b_in,mux_reg16[4:0]}; else mux_reg5 <= 21'd0; if(a[6])

29、 mux_reg6 <= {b_in,mux_reg16[5:0]}; else mux_reg6 <= 22'd0; if(a[7]) mux_reg7 <= {b_in,mux_reg16[6:0]}; else mux_reg7 <= 23'd0; if(a[8]) mux_reg8 <= {b_in,mux_reg16[7:0]}; else mux_reg8 <= 24'd0; if(a[9]) mux_reg9 <= {b_in,mux_reg16[8:0]}; else mux_reg9 <= 25'd0; if(a[10]) mux_reg10 <= {

30、b_in,mux_reg16[9:0]}; else mux_reg10 <= 26'd0; if(a[11]) mux_reg11 <= {b_in,mux_reg16[10:0]}; else mux_reg11 <= 27'd0; if(a[12]) mux_reg12 <= {b_in,mux_reg16[11:0]}; else mux_reg12 <= 28'd0; if(a[13]) mux_reg13 <= {b_in,mux_reg16[12:0]}; else mux_reg13 <= 29'd0; if(a[14]) mux_reg14 <=

31、{b_in,mux_reg16[13:0]}; else mux_reg14 <= 30'd0; if(a[15]) mux_reg15 <= {b_in,mux_reg16[14:0]}; else mux_reg15 <= 31'd0; rdy<=1; end else begin rdy <= 1'b0 ; end end //輸出結(jié)果為所有存放器的和 assign mux_out = mux_reg0+mux_reg1+mux_reg2+mux_reg3+mux_reg4+mux_reg5+mux_reg6+mux_reg7+mux_reg

32、8+mux_reg9+mux_reg10+mux_reg11+mux_reg12+mux_reg13+mux_reg14+mux_reg15; endmodule `timescale 1ns/1ns; `include "./mult.v"; module mult_test; reg[15:0] a,b_in; wire rdy; wire[31:0] mux_out; reg clk,rst_n,en; initial begin clk=0; forever #50 clk=~clk; end initial begin r

33、st_n=0; en=0; a=16'h1231; b_in=16'ha231; #100 begin rst_n=1; en=0; a=16'h2137; b_in=16'h0142; end #100 begin rst_n=1; en=1; a=16'h0234; b_in=16'h12a7; end #100 begin rst_n=1; en=1; a=16'h0012; b_in=16'ha261; end #100 begin rs

34、t_n=0; en=1; a=16'h1112; b_in=16'h0879; end #10000 $stop; end mux mux1(.clk(clk),.rst_n(rst_n),.en(en),.a(a),.b_in(b_in),.rdy(rdy),.mux_out(mux_out)); endmodule 通過(guò)modelsim10.0仿真產(chǎn)生的波形如下所示： 當(dāng)rst_n=0處于復(fù)位狀態(tài) 輸出mux_out=0,當(dāng)rst=1并且使能端en=1時(shí)候，乘法器工作。當(dāng)a=564，b=4775,mux_out=2693100,st

35、o=1,實(shí)現(xiàn)了乘的操作，驗(yàn)證了電路實(shí)現(xiàn)乘法功能。 實(shí)驗(yàn)四 自動(dòng)售貨機(jī)設(shè)計(jì) 自動(dòng)售貨機(jī)投入的金錢有50元，10元,5元,1元四種貨幣?？晒┻x擇的商品有7種類型。投入金錢后選擇要買的商品，當(dāng)投入的錢足夠時(shí)，顯示money_enough。并顯示出要買的商品，并且找零，當(dāng)投入的錢不夠的時(shí)候，通過(guò)復(fù)位成初始態(tài)。具體的要求如如下圖所示： 初始狀態(tài)下，設(shè)投入的money，找零charge，money_enough都為0。投入的四種貨幣總共有12種情況，用price_all表示。設(shè)商品goods有7種，其價(jià)格為1,5,10,15,20,30,50，用price表

36、示。Rest為低電平時(shí)候，一切初始。在rest為高電平的時(shí)候。選擇商品，并且投幣，當(dāng)price-all小于price時(shí)候，也就是投入的金錢不夠，顯示money_enough為0，回初始狀態(tài)。當(dāng)pirce_all大于price時(shí)候，輸出選擇的商品goods。并且找零。其狀態(tài)轉(zhuǎn)換圖如下： Money[n],sell[n]對(duì)應(yīng)的金錢和價(jià)格如下表所示： Money[n] 1 2 3 4 5 6 7 8 9 10 11 12 Price_all 1 5 10 50 2 20 100 11 51 15 55 60 Sell[n] 1 2

37、 3 4 5 6 7 price 1 5 10 15 20 30 50 //——————————————自動(dòng)售貨機(jī)代碼--------------------------------- module auto_sell(clk,sell,rest,money,charge,goods,money_enough) input clk,rest; input [3:0]money; //投入的金錢有12種 input[2:0] sell; //7種商品 output[7:0] charge; //找零 output[2:0]

38、 goods; //表示選擇的商品 output money_enough; //錢足夠的信號(hào) reg money_enough; reg [2:0]goods; reg [7:0] charge; reg [7:0] price,price_all; always(posedge clk or negedge rest) begin if(!rest) begin charge<=8'd0; goods<=3'd0; money_enough<=1'b0; price<=8'd0;

39、 price_all<=8'd0; end else begin case(money) //4種面值總共12種選擇 4'b0001: begin price_all<=8'd1;end 4'b0010: begin price_all<=8'd5;end 4'b0011: begin price_all<=8'd10;end 4'b0100: begin price_all<=8'd50;end 4'b0101: begin price_al

40、l<=8'd2;end 4'b0110: begin price_all<=8'd20;end 4'b0111: begin price_all<=8'd100;end 4'b1000: begin price_all<=8'd11;end 4'b1001: begin price_all<=8'd51;end 4'b1010: begin price_all<=8'd15;end 4'b1011: begin price_all<=8'd55;end 4'b1100:

41、 begin price_all<=8'd60;end default: begin price_all<=8'd0; end endcase case(sell) //7種商品 3'b001:begin price<=8'd1;end 3'b010:begin price<=8'd5;end 3'b011:begin price<=8'd10;end 3'b100:begin price<=8'd15;end 3'b101:begin p

42、rice<=8'd20;end 3'b110:begin price<=8'd30;end 3'b111:begin price<=8'd50;end default:begin price<=8'd0;end endcase if (price_all

43、 charge<=8'd0; end else //投入的錢足夠 begin charge<=price_all-price; money_enough<=1'b1; case(price) //用goods顯示貨物被賣出 1: begin goods<=4'b0001;end 5: begin goods<=4'b0010;end 10: begin g

44、oods<=4'b0011;end 15: begin goods<=4'b0100;end 20: begin goods<=4'b0101;end 30: begin goods<=4'b0110;end 50: begin goods<=4'b0111;end endcase end end end endmodule 初始狀態(tài)rest為0，每隔100ns輸入一次數(shù)據(jù)，總共輸入3次。 //

45、---------------自動(dòng)售貨機(jī)的測(cè)試文件------------- `timescale 1ns/1ns; `include "./autosells.v" module autosell_test; reg clk,rest; reg [3:0] money; reg [2:0] sell; wire [7:0] charge; wire[2:0] goods; wire money_enough; initial begin clk=0; forever #25 clk=~clk; end initial begin //初始狀態(tài)

46、 rest=1'b0; money=4'd7; sell=3'd4; #100 //投入51塊錢 買30元的商品 begin rest=1'b1; money=4'd9; sell=3'd6; end #100 begin //投入的錢不夠的情況 rest=1'b1; money=4'd5; sell=3'd7; end #100 //投入1塊錢 ，買1塊錢的商品 begin rest=1'b1; money=4'd1; sell=3'd1; end #10000 $stop; end

47、auto_sell autosell1(.clk(clk),.sell(sell),.rest(rest),.money(money),.charge(charge),.goods(goods),.money_enough(money_enough)); endmodule 用mudelsim10.0進(jìn)展仿真得到的仿真圖形如下： 如下列圖，在money類型為9，選擇商品類型為6，對(duì)應(yīng)的總投入的面值pirce-all=51 ，商品6的價(jià)格為price=30，顯示money_enough為高電平，找零charge為21。在money為5，商品類型為7時(shí)候，Price_all=2,price=50.購(gòu)置商品投入的錢不夠，在經(jīng)過(guò)一個(gè)clk的money_enough為低電平，在下一個(gè)clk上升沿輸入商品goods 以與charge都是0。 經(jīng)過(guò)功能驗(yàn)證，所設(shè)計(jì)的自動(dòng)售貨機(jī)實(shí)現(xiàn)了所需的要求。 28 / 28