計算機組成原理白中英本科生試題庫整理附答案.doc
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一、選擇題 1從器件角度看，計算機經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計算機仍屬于（B）計算機。 A 并行 B 馮諾依曼 C 智能 D 串行 2某機字長32位，其中1位表示符號位。若用定點整數(shù)表示，則最小負整數(shù)為（A）。 A -(231-1) B -(230-1) C -(231+1) D -(230+1) 3以下有關運算器的描述，（C ）是正確的。 A 只做加法運算 B 只做算術運算 C 算術運算與邏輯運算 D 只做邏輯運算 4 EEPROM是指（D ） A 讀寫存儲器 B 只讀存儲器 C 閃速存儲器 D 電擦除可編程只讀存儲器 5常用的虛擬存儲系統(tǒng)由（B ）兩級存儲器組成，其中輔存是大容量的磁表面存儲器。 A cache-主存 B 主存-輔存 C cache-輔存 D 通用寄存器-cache 6 RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D ） A 棧頂和次棧頂 B 兩個主存單元 C 一個主存單元和一個通用寄存器 D 兩個通用寄存器 7當前的CPU由（B ）組成。 A 控制器 B 控制器、運算器、cache C 運算器、主存 D 控制器、ALU、主存 8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個并行部件的CPU相比，一個m段流水CPU的吞吐能力是（A ）。 A 具備同等水平 B 不具備同等水平 C 小于前者 D 大于前者 9在集中式總線仲裁中，（A ）方式響應時間最快。 A 獨立請求 B 計數(shù)器定時查詢 C 菊花鏈 D 分布式仲裁 10 CPU中跟蹤指令后繼地址的寄存器是（C ）。 A 地址寄存器 B 指令計數(shù)器 C 程序計數(shù)器 D 指令寄存器 11從信息流的傳輸速度來看，（A ）系統(tǒng)工作效率最低。 A 單總線 B 雙總線 C 三總線 D 多總線 12單級中斷系統(tǒng)中，CPU一旦響應中斷，立即關閉（C ）標志，以防止本次中斷服務結(jié)束前同級的其他中斷源產(chǎn)生另一次中斷進行干擾。 A 中斷允許 B 中斷請求 C 中斷屏蔽 D DMA請求 13下面操作中應該由特權指令完成的是（B ）。 A 設置定時器的初值 B 從用戶模式切換到管理員模式 C 開定時器中斷 D 關中斷 14馮諾依曼機工作的基本方式的特點是（B ）。 A 多指令流單數(shù)據(jù)流 B 按地址訪問并順序執(zhí)行指令 C 堆棧操作 D 存貯器按內(nèi)容選擇地址 15在機器數(shù)（B ）中，零的表示形式是唯一的。 A 原碼 B 補碼 C 移碼 D 反碼 16在定點二進制運算器中，減法運算一般通過（D ）來實現(xiàn)。 A 原碼運算的二進制減法器 B 補碼運算的二進制減法器 C 原碼運算的十進制加法器 D 補碼運算的二進制加法器 17某計算機字長32位，其存儲容量為256MB，若按單字編址，它的尋址范圍是（D ）。 A 0—64MB B 0—32MB C 0—32M D 0—64M 18主存貯器和CPU之間增加cache的目的是（A ）。 A 解決CPU和主存之間的速度匹配問題 B 擴大主存貯器容量 C 擴大CPU中通用寄存器的數(shù)量 D 既擴大主存貯器容量，又擴大CPU中通用寄存器的數(shù)量 19單地址指令中為了完成兩個數(shù)的算術運算，除地址碼指明的一個操作數(shù)外，另一個常需采用（C ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址方式 20同步控制是（C ）。 A 只適用于CPU控制的方式 B 只適用于外圍設備控制的方式 C 由統(tǒng)一時序信號控制的方式 D 所有指令執(zhí)行時間都相同的方式 21描述PCI總線中基本概念不正確的句子是（CD ）。 A PCI總線是一個與處理器無關的高速外圍設備 B PCI總線的基本傳輸機制是猝發(fā)式傳送 C PCI設備一定是主設備 D 系統(tǒng)中只允許有一條PCI總線 22 CRT的分辨率為10241024像素，像素的顏色數(shù)為256，則刷新存儲器的容量為（B ） A 512KB B 1MB C 256KB D 2MB 23為了便于實現(xiàn)多級中斷，保存現(xiàn)場信息最有效的辦法是采用（B ）。 A 通用寄存器 B 堆棧 C 存儲器 D 外存 24特權指令是由（C ）執(zhí)行的機器指令。 A 中斷程序 B 用戶程序 C 操作系統(tǒng)核心程序 D I/O程序 25虛擬存儲技術主要解決存儲器的（B ）問題。 A 速度 B 擴大存儲容量 C 成本 D 前三者兼顧 26引入多道程序的目的在于（A ）。 A 充分利用CPU，減少等待CPU時間 B 提高實時響應速度 C 有利于代碼共享，減少主輔存信息交換量 D 充分利用存儲器 27下列數(shù)中最小的數(shù)是（C ） A （101001）2 B （52）8 C （101001）BCD D （233）16 28某DRAM芯片，其存儲容量為5128位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D ）。 A 8，512 B 512，8 C 18，8 D 19，8 29在下面描述的匯編語言基本概念中，不正確的表述是（D ）。 A 對程序員的訓練要求來說，需要硬件知識 B 匯編語言對機器的依賴性高 C 用匯編語言編寫程序的難度比高級語言小 D 匯編語言編寫的程序執(zhí)行速度比高級語言慢 30交叉存儲器實質(zhì)上是一種多模塊存儲器，它用（A ）方式執(zhí)行多個獨立的讀寫操作。 A 流水 B 資源重復 C 順序 D 資源共享 31寄存器間接尋址方式中，操作數(shù)在（B ）。 A 通用寄存器 B 主存單元 C 程序計數(shù)器 D 堆棧 32機器指令與微指令之間的關系是（A ）。 A 用若干條微指令實現(xiàn)一條機器指令 B 用若干條機器指令實現(xiàn)一條微指令 C 用一條微指令實現(xiàn)一條機器指令 D 用一條機器指令實現(xiàn)一條微指令 33描述多媒體CPU基本概念中，不正確的是（CD ）。 A 多媒體CPU是帶有MMX技術的處理器 B MMX是一種多媒體擴展結(jié)構(gòu) C MMX指令集是一種多指令流多數(shù)據(jù)流的并行處理指令 D 多媒體CPU是以超標量結(jié)構(gòu)為基礎的CISC機器 34在集中式總線仲裁中，（A ）方式對電路故障最敏感。 A 菊花鏈 B 獨立請求 C 計數(shù)器定時查詢 D 35流水線中造成控制相關的原因是執(zhí)行（A ）指令而引起。 A 條件轉(zhuǎn)移 B 訪內(nèi) C 算邏 D 無條件轉(zhuǎn)移 36 PCI總線是一個高帶寬且與處理器無關的標準總線。下面描述中不正確的是（B ）。 A 采用同步定時協(xié)議 B 采用分布式仲裁策略 C 具有自動配置能力 D 適合于低成本的小系統(tǒng) 37下面陳述中，不屬于外圍設備三個基本組成部分的是（D ）。 A 存儲介質(zhì) B 驅(qū)動裝置 C 控制電路 D 計數(shù)器 38中斷處理過程中，（B ）項是由硬件完成。 A 關中斷 B 開中斷 C 保存CPU現(xiàn)場 D 恢復CPU現(xiàn)場 39 IEEE1394是一種高速串行I/O標準接口。以下選項中，（D ）項不屬于IEEE1394的協(xié)議集。 A 業(yè)務層 B 鏈路層 C 物理層 D 串行總線管理 40運算器的核心功能部件是（B ）。 A 數(shù)據(jù)總線 B ALU C 狀態(tài)條件寄存器 D 通用寄存器 41某單片機字長32位，其存儲容量為4MB。若按字編址，它的尋址范圍是（A ）。 A 1M B 4MB C 4M D 1MB 42某SRAM芯片，其容量為1M8位，除電源和接地端外，控制端有E和R/W#，該芯片的管腳引出線數(shù)目是（D ）。 A 20 B 28 C 30 D 32 43雙端口存儲器所以能進行高速讀/寫操作，是因為采用（D ）。 A 高速芯片 B 新型器件 C 流水技術 D 兩套相互獨立的讀寫電路 44單地址指令中為了完成兩個數(shù)的算術運算，除地址碼指明的一個操作數(shù)以外，另一個數(shù)常需采用（C ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址方式 45為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（C ）。 A 用程序計數(shù)器PC來產(chǎn)生后繼微指令地址 B 用微程序計數(shù)器PC來產(chǎn)生后繼微指令地址 C 通過微指令順序控制字段由設計者指定或由設計者指定的判別字段控制產(chǎn)生后繼微指令地址 D 通過指令中指定一個專門字段來控制產(chǎn)生后繼微指令地址 二、填空題 1 字符信息是符號數(shù)據(jù)，屬于處理（非數(shù)值 ）領域的問題，國際上采用的字符系統(tǒng)是七單位的（ASCII）碼。P23 2 按IEEE754標準，一個32位浮點數(shù)由符號位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個域組成。其中階碼E的值等于指數(shù)的真值（e ）加上一個固定的偏移值（127 ）。P17 3 雙端口存儲器和多模塊交叉存儲器屬于并行存儲器結(jié)構(gòu)，其中前者采用（空間 ）并行技術，后者采用（時間 ）并行技術。P86 4 衡量總線性能的重要指標是（總線帶寬 ），它定義為總線本身所能達到的最高傳輸速率，單位是兆字節(jié)每秒（MB/s ）。P186 5 在計算機術語中，將ALU控制器和（ cache ）存儲器合在一起稱為（ CPU ）。P139 6 數(shù)的真值變成機器碼可采用原碼表示法，反碼表示法，（補碼 ）表示法，（移碼 ）表示法。P19 - P21 7 廣泛使用的（SRAM ）和（DRAM ）都是半導體隨機讀寫存儲器。前者的速度比后者快，但集成度不如后者高。P66 8 反映主存速度指標的三個術語是存取時間、（存儲周期）和（存儲器帶寬）。P66 9 形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉(zhuǎn)移指令時（跳躍）尋址。P123 10 CPU從（主存中）取出一條指令并執(zhí)行這條指令的時間和稱為（指令周期）。 11 定點32位字長的字，采用2的補碼形式表示時，一個字所能表示的整數(shù)范圍是（-2的31次方到2的31次方減1 ）。P20 12 IEEE754標準規(guī)定的64位浮點數(shù)格式中，符號位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（+［1+（1-）］）。P18 ？？？？ 13浮點加、減法運算的步驟是（ 0 操作處理 ）、（ 比較階碼大小并完成對階 ）、（尾數(shù)進行加或減運算 ）、（結(jié)果規(guī)格化并進行舍入處理 ）、（ 溢出處理 ）。P52 14某計算機字長32位，其存儲容量為64MB，若按字編址，它的存儲系統(tǒng)的地址線至少需要（ 14）條。KB=2048KB(尋址范圍)=20482 15一個組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個字，則主存地址共（ 20 ）位，其中主存字塊標記應為（8 ）位，組地址應為（6 ）位，Cache地址共（7 ）位。=16384字 2= 2= 2=128 16 CPU存取出一條指令并執(zhí)行該指令的時間叫（指令周期 ），它通常包含若干個（ CPU周期 ），而后者又包含若干個（ 時鐘周期 ）。P131 17計算機系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級，即微程序設計級（或邏輯電路級）、一般機器級、操作系統(tǒng)級、（匯編語言）級、（高級語言）級。P13 18十進制數(shù)在計算機內(nèi)有兩種表示形式：（字符串）形式和（壓縮的十進制數(shù)串）形式。前者主要用在非數(shù)值計算的應用領域，后者用于直接完成十進制數(shù)的算術運算。P19 19一個定點數(shù)由符號位和數(shù)值域兩部分組成。按小數(shù)點位置不同，定點數(shù)有（純小數(shù) ）和（純整數(shù) ）兩種表示方法。P16 20對存儲器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計算機采用多級存儲體系結(jié)構(gòu)，即（高速緩沖存儲器 ）、（主存儲器 ）、（外存儲器 ）。P66 21高級的DRAM芯片增強了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級DRAM芯片，它們是（FPM-DRAM ）、（CDRAM ）、（SDRAM）。P75 22一個較完善的指令系統(tǒng)，應當有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲 ）、（數(shù)據(jù)傳送 ）、（程序控制 ）四大類指令。P119 23機器指令對四種類型的數(shù)據(jù)進行操作。這四種數(shù)據(jù)類型包括（地址 ）型數(shù)據(jù)、（數(shù)值 ）型數(shù)據(jù)、（字符 ）型數(shù)據(jù)、（邏輯 ）型數(shù)據(jù)。P110 24 CPU中保存當前正在執(zhí)行的指令的寄存器是（指令寄存器 ），指示下一條指令地址的寄存器是（程序寄存器 ），保存算術邏輯運算結(jié)果的寄存器是（數(shù)據(jù)緩沖寄沖器 ）和（狀態(tài)字寄存器 ）。P129 25 數(shù)的真值變成機器碼時有四種表示方法，即（原碼 ）表示法，（補碼 ）表示法，（移碼 ）表示法，（反碼 ）表示法。P19 - P21 26主存儲器的技術指標有（存儲容量 ），（存取時間 ），（存儲周期 ），（存儲器帶寬 ）。P67 27 cache和主存構(gòu)成了（內(nèi)存儲器 ），全由（CPU ）來實現(xiàn)。P66 31接使用西文鍵盤輸入漢字，進行處理，并顯示打印漢字，要解決漢字的（輸入編碼 ）、（漢字內(nèi)碼 ）和（字模碼 ）三種不同用途的編碼。P24 三、簡答題 1 假設主存容量16M32位，Cache容量64K32位，主存與Cache之間以每塊432位大小傳送數(shù)據(jù)，請確定直接映射方式的有關參數(shù)，并畫出內(nèi)存地址格式。 解：64條指令需占用操作碼字段（OP）6位，源寄存器和目標寄存器各4位，尋址模式（X）2位，形式地址（D）16位，其指令格式如下： 31 26 25 22 21 18 17 16 15 0 OP 目標 源 X D 尋址模式定義如下： X= 0 0 寄存器尋址 操作數(shù)由源寄存器號和目標寄存器號指定 X= 0 1 直接尋址 有效地址 E= (D) X= 1 0 變址尋址 有效地址 E= (Rx)＋D X= 1 1 相對尋址 有效地址 E=（PC）＋D 其中Rx為變址寄存器（10位），PC為程序計數(shù)器（20位），位移量D可正可負。該指令格式可以實現(xiàn)RR型，RS型尋址功能。 2 指令和數(shù)據(jù)都用二進制代碼存放在內(nèi)存中，從時空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。 解：計算機可以從時間和空間兩方面來區(qū)分指令和數(shù)據(jù)，在時間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運算器。 4 用定量分析方法證明多模塊交叉存儲器帶寬大于順序存儲器帶寬。 證明：假設 （1）存儲器模塊字長等于數(shù)據(jù)總線寬度 （2）模塊存取一個字的存儲周期等于T. （3）總線傳送周期為τ （4）交叉存儲器的交叉模塊數(shù)為m. 交叉存儲器為了實現(xiàn)流水線方式存儲，即每通過τ時間延遲后啟動下一?？?，應滿足 T = mτ, (1) 交叉存儲器要求其?？鞌?shù)>=m,以保證啟動某模快后經(jīng)過mτ時間后再次啟動該?？鞎r，它的上次存取操作已經(jīng)完成。這樣連續(xù)讀取m個字所需要時間為 t1 = T + (m – 1)τ = mг + mτ –τ = (2m – 1) τ (2) 故交叉存儲器帶寬為W1 = 1/t1 = 1/(2m-1)τ (3) 而順序方式存儲器連續(xù)讀取m個字所需時間為 t2 = mT = m2τ (4) 存儲器帶寬為W2 = 1/t2 = 1/m2τ (5) 比較(3)和(2)式可知，交叉存儲器帶寬> 順序存儲器帶寬。 10 列表比較CISC處理機和RISC處理機的特點。 比較內(nèi)容 CISC RISC 指令系統(tǒng) 復雜、龐大 簡單、精簡 指令數(shù)目 一般大于200 一般小于100 指令格式 一般大于4 一般小于4 尋址方式 一般大于4 一般小于4 指令字長 不固定 等長 可訪存指令 不加限定 只有LOAD/STORE指令 各種指令使用頻率 相差很大 相差不大 各種指令執(zhí)行時間 相差很大 絕大多數(shù)在一個周期內(nèi)完成 優(yōu)化編譯實現(xiàn) 很難 較容易 程序源代碼長度 較短 較長 控制器實現(xiàn)方式 絕大多數(shù)為微程序控制 絕大部分為硬布線控制 軟件系統(tǒng)開發(fā)時間 較短 較長 11 設存儲器容量為128M字，字長64位，模塊數(shù)m=8，分別用順序方式和交叉方式進行組織。存儲周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期 τ=50ns。問順序存儲器和交叉存儲器的帶寬各是多少？ 15 PCI總線中三種橋的名稱是什么？簡述其功能。 解：PCI總線有三種橋，即HOST / PCI橋（簡稱HOST橋），PCI / PCI橋，PCI / LAGACY橋。在PCI總線體系結(jié)構(gòu)中，橋起著重要作用： （1） 它連接兩條總線，使總線間相互通信。 （2） 橋是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設備都能看到同樣的一份地址表。 （3） 利用橋可以實現(xiàn)總線間的猝發(fā)式傳送。 17 畫圖說明現(xiàn)代計算機系統(tǒng)的層次結(jié)構(gòu)。P13-14 5級 高級語言級 編譯程序 4級 匯編語言級 匯編程序 3級 操作系統(tǒng)級 操作系統(tǒng) 2級 一般機器級 微程序 1級 微程序設計級 直接由硬件執(zhí)行 18 CPU中有哪幾類主要寄存器？用一句話回答其功能。 解：A，數(shù)據(jù)緩沖寄存器（DR）；B，指令寄存器（IR）；C，程序計算器PC；D，數(shù)據(jù)地址寄存器(AR)；通用寄存器（R0~R3）；F，狀態(tài)字寄存器（PSW） 24 簡要總結(jié)一下，采用哪幾種技術手段可以加快存儲系統(tǒng)的訪問速度？ ①內(nèi)存采用更高速的技術手段，②采用雙端口存儲器，③采用多模交叉存儲器 25 求證：[-y]補=-[y]補 (mod 2n+1) 證明：因為[x-y]補=[x]補-[y]補=[x]補+[-y]補 又因為[x+y]補= [x]補+[y]補（mod 2 n+1） 所以[y]補=[x+y]補-[x]補 又[x-y]補=[x+(-y)]補=[x]補+[-y]補 所以[-y]補=[x-y]補-[x]補 [y]補+[-y]補= [x+y]補+[x-y]補-[x]補-[x]補=0 故[-y]補=-[y]補 (mod 2n+1) 29 設由S，E，M三個域組成的一個32位二進制字所表示的非零規(guī)格化數(shù)x，真值表示為 x＝(-1)s(1.M)2E-127 問：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負數(shù)、最小負數(shù)是多少？ 解：（１）最大正數(shù) （２）最小正數(shù) 0 11 111 111 111 111 111 111 111 111 111 11 0 00 000 000 000 000 000 000 000 000 000 00 X=1.02-128 X = [1+(1-2-23)]2127 （４）最大負數(shù) １ 00 000 000 000 000 000 000 000 000 000 00 X=-1.02-128 （３）最小負數(shù) １ 111 111 11 111 111 111 111 111 111 111 11 X== -[1+(1-2-23)]2127 30 畫出單級中斷處理過程流程圖（含指令周期）。 35 寫出下表尋址方式中操作數(shù)有效地址E的算法。 序號 尋址方式名稱 有效地址E 說明 1 立即 A 操作數(shù)在指令中 2 寄存器 Ri 操作數(shù)在某通用寄存器Ri中 3 直接 D D為偏移量 4 寄存器間接 (Ri) (Ri)為主存地址指示器 5 基址 (B) B為基址寄存器 6 基址＋偏移量 (B) + D 7 比例變址＋偏移量 (I) *S+ D I為變址寄存器，S比例因子 8 基址＋變址＋偏移量 (B) + (I) +D 9 基址＋比例變址＋偏移量 (B)+(I)*S+D 10 相對 （PC）+D PC為程序計數(shù)器 40 為什么在計算機系統(tǒng)中引入DMA方式來交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進行數(shù)據(jù)交換期間，CPU處于何種狀態(tài)？P253 、254 為了減輕cpu對I/O操作的控制，使得cpu的效率有了提高。 可能遇到兩種情況：一種是此時CPU不需要訪內(nèi)，如CPU正在執(zhí)行乘法命令；另一種情況是，I/O設備訪內(nèi)優(yōu)先，因為I/O訪內(nèi)有時間要求，前一個I/O數(shù)據(jù)必須在下一個訪內(nèi)請求到來之前存取完畢。 41 何謂指令周期？CPU周期？時鐘周期？它們之間是什么關系？ 指令周期是執(zhí)行一條指令所需要的時間，一般由若干個機器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時間。 CPU周期又稱機器周期，CPU訪問一次內(nèi)存所花的時間較長，因此用從內(nèi)存讀取一條指令字的最短時間來定義。一個指令周期常由若干CPU周期構(gòu)成 時鐘周期是由CPU時鐘定義的定長時間間隔，是CPU工作的最小時間單位，也稱節(jié)拍脈沖或T周期 47 比較cache與虛存的相同點和不同點。 相同點：（1）出發(fā)點相同；都是為了提高存儲系統(tǒng)的性能價格比而構(gòu)造的分層存儲體系。（2）原理相同；都是利用了程序運行時的局部性原理把最近常用的信息塊從相對慢速而大容量的存儲器調(diào)入相對高速而小容量的存儲器. 不同點：（1）側(cè)重點不同；cache主要解決主存和CPU的速度差異問題；虛存主要是解決存儲容量問題。（2）數(shù)據(jù)通路不同；CPU與cache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無直接通路。（3）透明性不同；cache對系統(tǒng)程序員和應用程序員都透明；而虛存只對應用程序員透明。（4）未命名時的損失不同；主存未命中時系統(tǒng)的性能損失要遠大于cache未命中時的損失。 48 設[N]補=anan-1…a1a0，其中an是符號位。 證明： 當N≥0，an=0, 真值N=[N]補= an-1…a1a0= ②當N＜0，an =1，[N]補=1 an-1…a1a0 依補碼的定義, 真值 N= [N]補－2^(n+1)= anan-1…a1a0—2^(n+1)= 綜合以上結(jié)果有 3 設x=-18，y=+26，數(shù)據(jù)用補碼表示，用帶求補器的陣列乘法器求出乘積xy，并用十進制數(shù)乘法進行驗證。 解：符號位單獨考慮：X為正符號用二進制表示為 0 ，Y為負值符號用 1 表示。 【X】補 = 101110 【Y】補 = 011010 兩者做乘法 1 0 0 1 0 x 1 1 0 1 0 ----------- 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 ---------------- 1 1 1 0 1 0 1 0 0 結(jié)果化為10進制就是468 符號位進行異或操作 0異或1得 1 所以二進制結(jié)果為 1 1 1 1 0 1 0 1 0 0 化為十進制就是 -468 十進制檢驗： -18 x26= -468 5 圖1所示的系統(tǒng)中，A、B、C、D四個設備構(gòu)成單級中斷結(jié)構(gòu)，它要求CPU在執(zhí)行完當前指令時轉(zhuǎn)向?qū)χ袛嗾埱筮M行服務?，F(xiàn)假設： ① TDC為查詢鏈中每個設備的延遲時間； ?、?TA、TB、TC、TD分別為設備A、B、C、D的服務程序所需的執(zhí)行時間； ?、?TS、TR分別為保存現(xiàn)場和恢復現(xiàn)場所需的時間； ④ 主存工作周期為TM； ⑤ 中斷批準機構(gòu)在確認一個新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。 試問：在確保請求服務的四個設備都不會丟失信息的條件下，中斷飽和的最小時間是多少？中斷極限頻率是多少？ 解：假設主存工作周期為TM，執(zhí)行一條指令的時間也設為TM 。則中斷處理過程和各時間段如圖B17.3所示。當三個設備同時發(fā)出中斷請求時，依次處理設備A、B、C的時間如下： tA = 2TM +3TDC + TS + TA + TR （下標分別為A,M,DC,S,A,R） tB = 2TM +2TDC + TS + TB+ TR (下標分別為B,M,DC,S,B,R） tC = 2TM + TDC + TS + TC + TR （下標分別為C,M,DC,S,C,R） 達到中斷飽和的時間為： T = tA + tB + tC 中斷極限頻率為：f = 1 / T 6 某計算機有圖2所示的功能部件，其中M為主存，指令和數(shù)據(jù)均存放在其中，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R0～R3為通用寄存器，IR為指令寄存器，PC為程序計數(shù)器（具有自動加1功能），C、D為暫存寄存器，ALU為算術邏輯單元，移位器可左移、右移、直通傳送。 (1)將所有功能部件連接起來，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。 (2)畫出“ADD R1，（R2）”指令周期流程圖。該指令的含義是將R1中的數(shù)與（R2）指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。 (3)若另外增加一個指令存貯器，修改數(shù)據(jù)通路，畫出⑵的指令周期流程圖。 解：（1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路： 移位器 移位器 D C PC aIR R3 R2 R1 R0 MAR M MDR ALU -+1 （2）此指令為RS型指令，一個操作數(shù)在R1中，另一個操作數(shù)在R2為地址的內(nèi)存單元中，相加結(jié)果放在R1中。 （R2）→MAR M→MDR→D （C）+（D）→R1 （PC）→ MAR M→MDR→IR，（PC）+ 1 （R1）→C 譯碼 送當前指令地址到MAR 取當前指令到IR，PC+1，為取下條指令做好準備 ① 取R1操作數(shù)→C暫存器。 ②R2中的內(nèi)容是內(nèi)存地址 ③從內(nèi)存取出數(shù)→D暫存器 ④暫存器C和D中的數(shù)相加后送R1 7 參見圖1，這是一個二維中斷系統(tǒng)，請問： ① 在中斷情況下，CPU和設備的優(yōu)先級如何考慮？請按降序排列各設備的中斷優(yōu)先級。 ?、?若CPU現(xiàn)執(zhí)行設備C的中斷服務程序，IM2，IM1，IM0的狀態(tài)是什么？如果CPU執(zhí)行設備H的中斷服務程序，IM2，IM1，IM0的狀態(tài)又是什么？ ?、?每一級的IM能否對某個優(yōu)先級的個別設備單獨進行屏蔽？如果不能，采取什么方法可達到目的？ ?、?若設備C一提出中斷請求，CPU立即進行響應，如何調(diào)整才能滿足此要求？ 解： (1)在中斷情況下，CPU的優(yōu)先級最低。 各設備優(yōu)先級次序是:A-B-C-D-E-F-G-H-I-CPU (2)執(zhí)行設備B的中斷服務程序時IM0IM1IM2=111；執(zhí)行設備D的中斷服務程序時IM0IM1IM2=011。 (3)每一級的IM標志不能對某優(yōu)先級的個別設備進行單獨屏蔽。可將接口中的BI（中斷允許）標志清“0”，它禁止設備發(fā)出中斷請求。 (4)要使C的中斷請求及時得到響應，可將C從第二級取出，單獨放在第三級上，使第三級的優(yōu)先級最高，即令IM3=0即可 。 8 已知x=-001111，y=+011001,求： ① [x]補，[-x]補，[y]補，[-y]補； ② x+y,x-y,判斷加減運算是否溢出。 解： [x]原=100111 [x]補=1110001 [-x]補=0001111 [y]原=0011001 [y]補=0011001 [-y]補=1100111 0 8 X+y=0001010 x-y=1011000 13 機器字長32位，常規(guī)設計的物理存儲空間≤32M，若將物理存儲空間擴展到256M，請?zhí)岢鲆环N設計方案。 解：用多體交叉存取方案，即將主存分成8個相互獨立、容量相同的模塊M0，M1，M2…，M7，每個模塊32M32位。它們各自具備一套地址寄存器、數(shù)據(jù)緩沖器，各自以等同的方式與CPU傳遞信息，其組成如圖 12 有兩個浮點數(shù)N1=2j1S1,N2=2j2S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號位）。設j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運算步驟及結(jié)果。 解： (1)浮點乘法規(guī)則： N1 N2 =（ 2j1 S1） （2j2 S2） = 2（j1+j2） （S1S2） (2)碼求和： j1 + j2 = 0 (3)尾數(shù)相乘： 被乘數(shù)S1 =0.1001，令乘數(shù)S2 = 0.1011，尾數(shù)絕對值相乘得積的絕對值，積的符號位 = 0⊕0 = 0。按無符號陣乘法器運算得：N1 N2 = 200.01100011 （4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位） N1 N2 = （+ 0.01100011）2 = （+0.1100）22（-01）2 9 圖2所示為雙總線結(jié)構(gòu)機器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計數(shù)器（具有自增功能），M為主存（受R/W#信號控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，線上標注有小圈表示有控制信號，例中yi表示y寄存器的輸入控制信號，R1o為寄存器R1的輸出控制信號，未標字符的線為直通線，不受控制。 ?、?“ADD R2,R0”指令完成(R0)+(R2)→R0的功能操作，畫出其指令周期流程圖，假設該指令的地址已放入PC中。并在流程圖每一個CPU周期右邊列出相應的微操作控制信號序列。 ② 若將（取指周期）縮短為一個CPU周期，請先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。 解：（1）“ADDR2，R0”指令是一條加法指令，參與運算的兩個數(shù)放在寄存器R2和R0中，指令周期流程圖包括取指令階段和執(zhí)行指令階段兩部分（為簡單起見，省去了“→”號左邊各寄存器代碼上應加的括號）。根據(jù)給定的數(shù)據(jù)通路圖，“ADDR2，R0”指令的詳細指令周期流程圖下如圖a所示，圖的右邊部分標注了每一個機器周期中用到的微操作控制信號序列。（2）SUB減法指令周期流程圖見下圖b所示。 14 某機的指令格式如下所示 X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對尋址 設(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進制數(shù)），請確定下列指令中的有效地址： ?、?420H ②2244H ③1322H ④3521H 解: 1）X=00 , D=20H ,有效地址E=20H 2) X=10 , D=44H ,有效地址E=1122H+44H=1166H 3) X=11 , D=22H ,有效地址E=1234H+22H=1256H 4) X=01 , D=21H ,有效地址E=0037H+21H=0058H 5）X=11 , D=23H ,有效地址 E=1234H+23H=1257H 15 圖1為某機運算器框圖，BUS1～BUS3為3條總線，期于信號如a、h、LDR0～LDR3、S0～S3等均為電位或脈沖控制信號。 ?、?分析圖中哪些是相容微操作信號？哪些是相斥微操作信號？ ?、?采用微程序控制方式，請設計微指令格式，并列出各控制字段的編碼表。 解：1）相容微操作信號LRSN 相斥微操作信號 a,b,c,d 2）當24個控制信號全部用微指令產(chǎn)生時，可采用字段譯碼法進行編碼控制，采用的微指令格式如下（其中目地操作數(shù)字段與打入信號段可結(jié)合并公用，后者加上節(jié)拍脈沖控制即可）。 3位 3位 5位 4位 3位 2位 X 目的操作數(shù) 源操作數(shù) 運算操作 移動操作 直接控制 判別 下址字段 編碼表如下： 目的操作數(shù)字段 源操作數(shù)字段 運算操作字段 移位門字段 直接控制字段 001 a, LDR0 010 b, LDR1 011 c, LDR2 100 d, LDR3 001 e 010 f 011 g 100 h MS0S1S2S3 L, R, S, N i, j, +1 19 CPU執(zhí)行一段程序時，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儲周期為40ns，主存存儲周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問時間。P94例6 20 某機器單字長指令為32位，共有40條指令，通用寄存器有128個，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對尋址六種。請設計指令格式，并做必要說明。 21 一條機器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（EX）、寫回（WB）四個過程段，每個過程段1個時鐘周期T完成。 先段定機器指令采用以下三種方式執(zhí)行：①非流水線（順序）方式，②標量流水線方式，③超標量流水線方式。 請畫出三種方式的時空圖，證明流水計算機比非流水計算機具有更高的吞吐率。P163 22 CPU的數(shù)據(jù)通路如圖1所示。運算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，PC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。 機器指令“STO R1,(R2)”實現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。 請畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。（一個CPU周期含T1～T4四個時鐘信號，寄存器打入信號必須注明時鐘序號） 27 某計算機的存儲系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問時間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時間將其裝入cache，然后再進行訪問；如果被訪問的單元不在主存中，則需要10ms的時間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個字的平均時間。 解：ta=90%tc+10%*60%(tm+tc)+10%*40%（tk+tm+tc）(m表示未命中時的主存訪問時間；c表示命中時的cache訪問時間；k表示訪問外存時間) 28 圖1所示為雙總線結(jié)構(gòu)機器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計數(shù)器（具有自增功能），DM為數(shù)據(jù)存儲器（受信號控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號決定完成何種操作，控制信號G控制的是一個門電路。另外，線上標注有小圈表示有控制信號，例中yi表示y寄存器的輸入控制信號，R1o為寄存器R1的輸出控制信號，未標字符的線為直通線，不受控制。旁路器可視為三態(tài)門傳送通路。 ① “SUB R3，R0”指令完成的功能操作，畫出其指令周期流程圖，并列出相應的微操作控制信號序列，假設該指令的地址已放入PC中。 ② 若將“取指周期”縮短為一個CPU周期，請在圖上先畫出改進的數(shù)據(jù)通路，然后在畫出指令周期流程圖。此時SUB指令的指令周期是幾個CPU周期?與第①種情況相比，減法指令速度提高幾倍？ PC→AR M→DR R2 →Y DR→IR R0 →X R0+ R2→R0 取指 執(zhí)行 PCo,G R/W=1 R2o,G DRo,G R0o,G +，G 解：ADD指令是加法指令，參與運算的二數(shù)放在R0和R2中，相加結(jié)果放在R0中。指令周期流程圖圖A3.3包括取指令階段和執(zhí)行指令階段兩部分。每一方框表示一個CPU周期。其中框內(nèi)表示數(shù)據(jù)傳送路徑，框外列出微操作控制信號。，流程圖見左 31 某加法器進位鏈小組信號為C4C3C2C1，低位來的進位信號為C0，請分別按下述兩種方式寫出C4C3C2C1的邏輯表達式： ?、?串行進位方式 ② 并行進位方式 解 ： （1）串行進位方式：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1 C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4 (2) 并行進位方式：C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表達式與串行進位方式相同。 36 設兩個浮點數(shù)N1=2j1S1,N2=2j2S2，其中階碼3位（移碼），尾數(shù)4位，數(shù)符1位。設： j1=(-10)2,S1=(+0.1001)2 j2=(+10)2,S2=(+0.1011)2 求：N1N2，寫出運算步驟及結(jié)果，積的尾數(shù)占4位，按原碼陣列乘法器計算步驟求尾數(shù)之積。 解：因為X+Y=2Ex（Sx+Sy） （Ex=Ey），所以求X+Y要經(jīng)過對階、尾數(shù)求和及規(guī)格化等步驟。 （1） 對階： △J=Ex－EY=（-10）2－（+10）2=（-100）2 所以Ex
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