《計(jì)算機(jī)組成原理白中英本科生試題庫(kù)附答案.doc》由會(huì)員分享，可在線閱讀，更多相關(guān)《計(jì)算機(jī)組成原理白中英本科生試題庫(kù)附答案.doc（21頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、一、選擇題 1 從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（ B）計(jì)算機(jī)。 A 并行 B 馮 諾依曼 C 智能 D 串行 2 某機(jī)字長(zhǎng) 32 位，其中 1 位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（ A）。 A -(2 31-1) B -(2 30-1) C -(2 31+1) D -(2 30+1) 3 以下有關(guān)運(yùn)算器的描述，（ C ）是正確的。 A 只做加法運(yùn)算 B 只做算術(shù)運(yùn)算 C 算術(shù)運(yùn)算與邏輯運(yùn)算 D 只做邏輯運(yùn)算 4 EEPROM是指（ D ） A 讀寫(xiě)存儲(chǔ)器 B 只讀存儲(chǔ)器 C 閃速存儲(chǔ)器 D 電擦除可編程只讀存儲(chǔ)器

2、 5 常用的虛擬存儲(chǔ)系統(tǒng)由（ B ）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。 A cache- 主存 B 主存-輔存 C cache- 輔存 D 通用寄存器 -cache 6 RISC 訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（ D ） A 棧頂和次棧頂 B 兩個(gè)主存單元 C 一個(gè)主存單元和一個(gè)通用 D 兩個(gè)通用寄存器 寄存器 7 當(dāng)前的 CPU由（B ）組成。 A 控制器 B 控制器、運(yùn)算器、 cache C 運(yùn)算器、主存 D 控制器、 ALU、主存 8 流水 CPU是由一系列叫做“段”的處理部件組成。 和具備 m個(gè)并行部件的 CPU相比，一個(gè) m段流水 CPU的吞吐能力

3、是 （A ）。 A 具備同等水平 B 不具備同等水平 C 小于前者 D 大于前者 9 在集中式總線仲裁中，（ A ）方式響應(yīng)時(shí)間最快。 A 獨(dú)立請(qǐng)求 B 計(jì)數(shù)器定時(shí)查詢 C 菊花鏈 D 分布式仲裁 10 CPU中跟蹤指令后繼地址的寄存器是（ C ）。 A 地址寄存器 B 指令計(jì)數(shù)器 C 程序計(jì)數(shù)器 D 指令寄存器 11 從信息流的傳輸速度來(lái)看，（ A ）系統(tǒng)工作效率最低。 A 單總線 B 雙總線 C 三總線 D 多總線 12 單級(jí)中斷系統(tǒng)中， CPU一旦響應(yīng)中斷，立即關(guān)閉（ C ）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中 斷進(jìn)行干擾。 A 中斷允許 B 中

4、斷請(qǐng)求 C 中斷屏蔽 D DMA請(qǐng)求 13 下面操作中應(yīng)該由特權(quán)指令完成的是（ B ）。 A 設(shè)置定時(shí)器的初值 B 從用戶模式切換到管理員 C 開(kāi)定時(shí)器中斷 D 關(guān)中斷 模式 14 馮 諾依曼機(jī)工作的基本方式的特點(diǎn)是（ B ）。 A 多指令流單數(shù)據(jù)流 B 按地址訪問(wèn)并順序執(zhí)行指令 C 堆棧操作 D 存貯器按內(nèi)容選擇地址 15 在機(jī)器數(shù)（ B ）中，零的表示形式是唯一的。 A 原碼 B 補(bǔ)碼 C 移碼 D 反碼 16 在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般通過(guò)（ D ）來(lái)實(shí)現(xiàn)。 A 原碼運(yùn)算的二進(jìn)制減法 B 補(bǔ)碼運(yùn)算的二進(jìn)制減法器 C 原碼運(yùn)算的十進(jìn)制加法器 D 補(bǔ)碼運(yùn)算的二進(jìn)制加

5、法器 器 17 某計(jì)算機(jī)字長(zhǎng) 32 位，其存儲(chǔ)容量為 256MB，若按單字編址，它的尋址范圍是（ D ）。 A 0—64MB B 0—32MB C 0—32M D 0 —64M 18 主存貯器和 CPU之間增加 cache 的目的是（ A ）。 A 解決 CPU和主存之間的 B 擴(kuò)大主存貯器容量 C 擴(kuò)大 CPU中通用寄存器的 D 既擴(kuò)大主存貯器容量， 又?jǐn)U 速度匹配問(wèn)題 數(shù)量 大 CPU 中通用寄存器的數(shù) 量 19 單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)常需采用（ C ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋

6、址方式 20 同步控制是（ C ）。 A 只適用于 CPU控制的方 B 只適用于外圍設(shè)備控制的 C 由統(tǒng)一時(shí)序信號(hào)控制的方 D 所有指令執(zhí)行時(shí)間都相同 式 方式 式 的方式 21 描述 PCI 總線中基本概念不正確的句子是（ CD ）。 A PCI 總線是一個(gè)與處理 B PCI 總線的基本傳輸機(jī)制 C PCI 設(shè)備一定是主設(shè)備 D 系統(tǒng)中只允許有一條 PCI 器無(wú)關(guān)的高速外圍設(shè)備 是猝發(fā)式傳送 總線 22 CRT 的分辨率為 1024 1024 像素，像素的顏色數(shù)為 256，則刷新存儲(chǔ)器的容量為（ B ） A 512KB B 1MB C 256KB D 2MB 23 為了便于

7、實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場(chǎng)信息最有效的辦法是采用（ B ）。 A 通用寄存器 B 堆棧 C 存儲(chǔ)器 D 外存 24 特權(quán)指令是由（ C ）執(zhí)行的機(jī)器指令。 A 中斷程序 B 用戶程序 C 操作系統(tǒng)核心程序 D I/O 程序 25 虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（ B ）問(wèn)題。 A 速度 B 擴(kuò)大存儲(chǔ)容量 C 成本 D 前三者兼顧 26 引入多道程序的目的在于（ A ）。 A 充分利用 CPU，減少等 B 提高實(shí)時(shí)響應(yīng)速度 C 有利于代碼共享，減少主 D 充分利用存儲(chǔ)器 待 CPU時(shí)間 輔存信息交換量 27 下列數(shù)中最小的數(shù)是（ C ） A （101001）2 B （52）8 C

8、 （101001）BCD D （233）16 28 某 DRAM芯片，其存儲(chǔ)容量為 512 8 位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（ D ）。 A 8，512 B 512，8 C 18，8 D 19 ，8 29 在下面描述的匯編語(yǔ)言基本概念中，不正確的表述是（ D ）。 A 對(duì)程序員的訓(xùn)練要求來(lái) B 匯編語(yǔ)言對(duì)機(jī)器的依賴性 C 用匯編語(yǔ)言編寫(xiě)程序的難 D 匯編語(yǔ)言編寫(xiě)的程序執(zhí)行 說(shuō)，需要硬件知識(shí) 高 度比高級(jí)語(yǔ)言小 速度比高級(jí)語(yǔ)言慢 30 交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器，它用（ A ）方式執(zhí)行多個(gè)獨(dú)立的讀寫(xiě)操作。 A 流水 B 資源重復(fù) C 順序 D 資源共享 31 寄存器

9、間接尋址方式中，操作數(shù)在（ B ）。 A 通用寄存器 B 主存單元 C 程序計(jì)數(shù)器 D 堆棧 32 機(jī)器指令與微指令之間的關(guān)系是（ A ）。 A 用若干條微指令實(shí)現(xiàn)一 B 用若干條機(jī)器指令實(shí)現(xiàn)一 C 用一條微指令實(shí)現(xiàn)一條機(jī) D 用一條機(jī)器指令實(shí)現(xiàn)一條 條機(jī)器指令 條微指令 器指令 微指令 33 描述多媒體 CPU基本概念中，不正確的是（ CD ）。 A 多媒體 CPU是帶有 MMX B MMX是一種多媒體擴(kuò)展結(jié) C MMX指令集是一種多指令 D 多媒體 CPU是以超標(biāo)量結(jié) 技術(shù)的處理器 構(gòu) 流多數(shù)據(jù)流的并行處理指 構(gòu)為基礎(chǔ)的 CISC機(jī)器 令 34 在集中式總線仲裁中， （

10、A ）方式對(duì)電路故障最敏感。 A 菊花鏈 B 獨(dú)立請(qǐng)求 C 計(jì)數(shù)器定時(shí)查詢 D 35 流水線中造成控制相關(guān)的原因是執(zhí)行（ A ）指令而引起。 A 條件轉(zhuǎn)移 B 訪內(nèi) C 算邏 D 無(wú)條件轉(zhuǎn)移 36 PCI 總線是一個(gè)高帶寬且與處理器無(wú)關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（ B ）。 A 采 用 同 步 定 時(shí) 協(xié) B 采用分布式仲裁策略 C 具有自動(dòng)配置能力 D 適合于低成本的小系統(tǒng) 議 37 下面陳述中，不屬于外圍設(shè)備三個(gè)基本組成部分的是（ D ）。 A 存儲(chǔ)介質(zhì) B 驅(qū)動(dòng)裝置 C 控制電路 D 計(jì)數(shù)器 38 中斷處理過(guò)程中， （B ）項(xiàng)是由硬件完成。 A 關(guān)中斷 B 開(kāi)中

11、斷 C 保存 CPU現(xiàn)場(chǎng) D 恢復(fù) CPU現(xiàn)場(chǎng) 39 IEEE1394 是一種高速串行 I/O 標(biāo)準(zhǔn)接口。以下選項(xiàng)中， （ D ）項(xiàng)不屬于 IEEE1394 的協(xié)議集。 A 業(yè)務(wù)層 B 鏈路層 C 物理層 D 串行總線管理 40 運(yùn)算器的核心功能部件是（ B ）。 A 數(shù)據(jù)總線 B ALU C 狀態(tài)條件寄存器 D 通用寄存器 41 某單片機(jī)字長(zhǎng) 32 位，其存儲(chǔ)容量為 4MB。若按字編址，它的尋址范圍是（ A ）。 A 1M B 4MB C 4M D 1MB 42 某 SRAM芯片，其容量為 1M 8 位，除電源和接地端外，控制端有 E和 R/W#，該芯片的管腳引出線數(shù)目是（ D

12、 ）。 A 20 B 28 C 30 D 32 43 雙端口存儲(chǔ)器所以能進(jìn)行高速讀 / 寫(xiě)操作，是因?yàn)椴捎茫?D ）。 A 高速芯片 B 新型器件 C 流水技術(shù) D 兩套相互獨(dú)立的讀寫(xiě)電路 44 單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)以外，另一個(gè)數(shù)常需采用（ C ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址方式 45 為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（ C ）。 A 用程序計(jì)數(shù)器 PC 來(lái)產(chǎn) B 用微程序計(jì)數(shù)器 μPC來(lái)產(chǎn) C 通過(guò)微指令順序控制字段 D 通過(guò)指令中指定一個(gè)專門 生后繼微指令地址 生后繼

13、微指令地址 由設(shè)計(jì)者指定或由設(shè)計(jì)者 字段來(lái)控制產(chǎn)生后繼微指 指定的判別字段控制產(chǎn)生 令地址 后繼微指令地址 二、填空題 1 字符信息是符號(hào)數(shù)據(jù)，屬于處理（ 非數(shù)值 ）領(lǐng)域的問(wèn)題，國(guó)際上采用的字符系統(tǒng)是七單位的 （ASCII）碼。P23 2 按IEEE754標(biāo)準(zhǔn)，一個(gè) 32 位浮點(diǎn)數(shù)由符號(hào)位 S（1 位 ）、階碼 E（8 位 ）、尾數(shù) M（23 位）三個(gè)域組 成。其中階碼 E的值等于指數(shù)的真值（ e ）加上一個(gè)固定的偏移值（ 127 ）。P17 3 雙端口存儲(chǔ)器 和多模塊交叉存儲(chǔ)器 屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（ 空間 ）并行技術(shù)， 后者采用（ 時(shí)間 ）并行技術(shù)。 P86

14、 4 衡量總線性能的重要指標(biāo)是（ 總線帶寬 ），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是兆 字節(jié)每秒（ MB/s ）。P186 5 在計(jì)算機(jī)術(shù)語(yǔ)中，將 ALU控制器和（ cache ）存儲(chǔ)器合在一起稱為（ CPU）。P139 6 數(shù)的真值變成機(jī)器碼可采用原碼表示法，反碼表示法， （ 補(bǔ)碼 ）表示法，（ 移碼 ）表示法。P19 - P21 7 廣泛使用的（ SRAM）和（ DRAM）都是半導(dǎo)體隨機(jī)讀寫(xiě)存儲(chǔ)器。前者的速度比后者快，但集成度 不如后者高。 P66 8 反映主存速度指標(biāo)的三個(gè)術(shù)語(yǔ)是存取時(shí)間、（ 存儲(chǔ)周期） 和（ 存儲(chǔ)器帶寬 ）。P66 9 形成指令地址的方法稱為指

15、令尋址，通常是（ 順序 ）尋址，遇到轉(zhuǎn)移指令時(shí)（ 跳躍）尋址。P123 10 CPU從（ 主存中 ）取出一條指令并執(zhí)行這條指令的時(shí)間和稱為（ 指令周期 ）。 11 定點(diǎn) 32 位字長(zhǎng)的字，采用 2 的補(bǔ)碼形式表示時(shí)，一個(gè)字所能表示的整數(shù)范圍是（ -2 的 31 次方到 2 的 31 次方減 1 ）。P20 12 IEEE754 標(biāo)準(zhǔn)規(guī)定的 64位浮點(diǎn)數(shù)格式中，符號(hào)位為 1 位，階碼為 11 位，尾數(shù)為 52位，則它能表示的 最大規(guī)格化正數(shù)為（ +［1+（1- 52 2 ）］ 1025 2 ）。P18 ？？？？ 13 浮點(diǎn)加、減法運(yùn)算的步驟是（ 0 操作處理 ）、（

16、比較階碼大小并完成對(duì)階 ）、（ 尾數(shù)進(jìn)行加 或減運(yùn)算 ）、（ 結(jié)果規(guī)格化并進(jìn)行舍入處理 ）、（ 溢出處理 ）。P52 14 某計(jì)算機(jī)字長(zhǎng) 32位，其存儲(chǔ)容量為 64MB，若按字編址，它的存儲(chǔ)系統(tǒng)的地址線至少需要（ 14）條。 64 1024 32 14 KB=2048KB尋( 址范圍)=2048 8(化為字的形式 ) 2 15 一個(gè)組相聯(lián)映射的 Cache，有 128塊，每組 4 塊，主存共有 16384塊，每塊 64 個(gè)字，則主存地址共（ 20 ） 位，其中主存字塊標(biāo)記應(yīng)為（ 8 ）位，組地址應(yīng)為（ 6 ）位，Cache地址共（ 7 ）位。 18 2 =1

17、6384 64 字 2 16384 8 = 128 4 2 128 4 6 = 2 7 =128 16 CPU 存取出一條指令并執(zhí)行該指令的時(shí)間叫（ 指令周期 ），它通常包含若干個(gè)（ CPU周期 ）， 而后者又包含若干個(gè)（ 時(shí)鐘周期 ）。P131 17 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級(jí)，即微程序設(shè)計(jì)級(jí)（ 或邏輯電路級(jí) ）、一般機(jī)器級(jí)、操作系統(tǒng) 級(jí)、（ 匯編語(yǔ)言 ）級(jí)、（ 高級(jí)語(yǔ)言 ）級(jí)。P13 18 十進(jìn)制數(shù)在計(jì)算機(jī)內(nèi)有兩種表示形式：（ 字符串 ）形式和（ 壓縮的十進(jìn)制數(shù)串 ）形式。前者主要用在 非數(shù)值計(jì)算的應(yīng)用領(lǐng)域，后者用于直接完成

18、十進(jìn)制數(shù)的算術(shù)運(yùn)算。 P19 19 一個(gè)定點(diǎn)數(shù)由符號(hào)位和數(shù)值域兩部分組成。 按小數(shù)點(diǎn)位置不同， 定點(diǎn)數(shù)有 （ 純小數(shù) ）和（ 純整數(shù) ） 兩種表示方法。 P16 20 對(duì)存儲(chǔ)器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié) 構(gòu)，即（ 高速緩沖存儲(chǔ)器 ）、（ 主存儲(chǔ)器 ）、（ 外存儲(chǔ)器 ）。P66 21 高級(jí)的 DRAM芯片增強(qiáng)了基本 DRAM的功能，存取周期縮短至 20ns 以下。舉出三種高級(jí) DRAM芯片，它 們是（ FPM-DRAM）、（ CDRAM）、（SDRA）M。P75 22 一個(gè)較完善的指令系統(tǒng)，應(yīng)當(dāng)有（ 數(shù)據(jù)處理 ）、（ 數(shù)據(jù)存儲(chǔ)

19、）、（ 數(shù)據(jù)傳送 ）、（ 程序控制 ） 四大類指令。 P119 23 機(jī)器指令對(duì)四種類型的數(shù)據(jù)進(jìn)行操作。這四種數(shù)據(jù)類型包括（ 地址 ）型數(shù)據(jù)、（ 數(shù)值 ）型數(shù)據(jù)、 （ 字符 ）型數(shù)據(jù)、（ 邏輯 ）型數(shù)據(jù)。 P110 24 CPU 中保存當(dāng)前正在執(zhí)行的指令的寄存器是（ 指令寄存器 ），指示下一條指令地址的寄存器是（ 程 序寄存器 ），保存算術(shù)邏輯運(yùn)算結(jié)果的寄存器是（ 數(shù)據(jù)緩沖寄沖器 ）和（ 狀態(tài)字寄存器 ）。P129 25 數(shù)的真值變成機(jī)器碼時(shí)有四種表示方法，即（ 原碼 ）表示法，（ 補(bǔ)碼 ）表示法，（ 移碼 ）表 示法，（ 反碼 ）表示法。 P19 - P21 26 主存儲(chǔ)器的

20、技術(shù)指標(biāo)有（ 存儲(chǔ)容量 ），（ 存取時(shí)間 ），（ 存儲(chǔ)周期 ），（ 存儲(chǔ)器帶寬 ）。 P67 27 cache 和主存構(gòu)成了（ 內(nèi)存儲(chǔ)器 ），全由（ CPU）來(lái)實(shí)現(xiàn)。 P66 31 接使用西文鍵盤輸入漢字， 進(jìn)行處理，并顯示打印漢字， 要解決漢字的 （ 輸入編碼 ）、（漢字內(nèi)碼 ） 和（ 字模碼 ）三種不同用途的編碼。 P24 三、簡(jiǎn)答題 1 假設(shè)主存容量 16M 32 位，Cache 容量 64K 32 位，主存與 Cache 之間以每塊 4 32 位大小傳送數(shù)據(jù)，請(qǐng)確定直接映射 方式的有關(guān)參數(shù)，并畫(huà)出內(nèi)存地址格式。 解：64 條指令需占用操作碼字段（ OP）6 位，源寄存器和

21、目標(biāo)寄存器各 4 位，尋址模式（ X）2 位，形式地址（ D） 16 位，其指令格式如下： 31 26 25 22 21 18 17 16 15 0 OP 目標(biāo) 源 X D 尋址模式定義如下： X= 0 0 寄存器尋址 操作數(shù)由源寄存器號(hào)和目標(biāo)寄存器號(hào)指定 X= 0 1 直接尋址 有效地址 E= (D) X= 1 0 變址尋址 有效地址 E= (R x) ＋D X= 1 1 相對(duì)尋址 有效地址 E= （PC）＋D 其中 Rx 為變址寄存器（ 10 位），PC為程序計(jì)數(shù)器（ 20 位），位移量 D可正可負(fù)。該指令格式可以實(shí)現(xiàn) RR型，RS型 尋址功能。 2 指令和數(shù)據(jù)都用二

22、進(jìn)制代碼存放在內(nèi)存中，從時(shí)空觀角度回答 CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。 解：計(jì)算機(jī)可以從時(shí)間和空間兩方面來(lái)區(qū)分指令和數(shù)據(jù)，在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期 從內(nèi)存取出或往內(nèi)存中寫(xiě)入的是數(shù)據(jù)， 在空間上， 從內(nèi)存中取出指令送控制器， 而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、 往內(nèi)存寫(xiě)入的數(shù)據(jù)也是來(lái)自于運(yùn)算器。 4 用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬大于順序存儲(chǔ)器帶寬。 證明：假設(shè) （1）存儲(chǔ)器模塊字長(zhǎng)等于數(shù)據(jù)總線寬度 （2）模塊存取一個(gè)字的存儲(chǔ)周期等于 T. （3）總線傳送周期為τ （4）交叉存儲(chǔ)器的交叉模塊數(shù)為 m. 交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存

23、儲(chǔ)，即每通過(guò)τ時(shí)間延遲后啟動(dòng)下一?？?，應(yīng)滿足 T = m τ, (1) 交叉存儲(chǔ)器要求其?？鞌?shù) >=m,以保證啟動(dòng)某?？旌蠼?jīng)過(guò) mτ時(shí)間后再次啟動(dòng)該?？鞎r(shí)， 它的上次存取操作已經(jīng)完成。 這樣連續(xù)讀取 m個(gè)字所需要時(shí)間為 t 1 = T + (m – 1) τ = m г + m τ –τ = (2m – 1) τ (2) 故交叉存儲(chǔ)器帶寬為 W1 = 1/t 1 = 1/(2m-1) τ (3) 而順序方式存儲(chǔ)器連續(xù)讀取 m個(gè)字所需時(shí)間為 t 2 = mT = m 2 τ (4) 存儲(chǔ)器帶寬為 W2 = 1/t 2 = 1/m 2 τ (5) 比較(

24、3) 和(2) 式可知，交叉存儲(chǔ)器帶寬 > 順序存儲(chǔ)器帶寬。 10 列表比較 CISC處理機(jī)和 RISC處理機(jī)的特點(diǎn)。 比較內(nèi)容 CISC RISC 指令系統(tǒng) 復(fù)雜、龐大 簡(jiǎn)單、精簡(jiǎn) 指令數(shù)目 一般大于 200 一般小于 100 指令格式 一般大于 4 一般小于 4 尋址方式 一般大于 4 一般小于 4 指令字長(zhǎng) 不固定 等長(zhǎng) 可訪存指令 不加限定 只有 LOAD/STORE指令 各種指令使用頻率 相差很大 相差不大 各種指令執(zhí)行時(shí)間 相差很大 絕大多數(shù)在一個(gè)周期內(nèi)完成 優(yōu)化編譯實(shí)現(xiàn) 很難 較容易 程序源代碼長(zhǎng)度 較短 較長(zhǎng) 控制器實(shí)現(xiàn)方式 絕大多數(shù)為微程序控制 絕大

25、部分為硬布線控制 軟件系統(tǒng)開(kāi)發(fā)時(shí)間 較短 較長(zhǎng) 11 設(shè)存儲(chǔ)器容量為 128M字，字長(zhǎng) 64 位，模塊數(shù) m=8，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期 T=200ns，數(shù) 據(jù)總線寬度為 64 位，總線傳送周期 τ=50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？ 15 PCI 總線中三種橋的名稱是什么？簡(jiǎn)述其功能。 解：PCI 總線有三種橋，即 HOST / PCI 橋（簡(jiǎn)稱 HOST橋），PCI / PCI 橋，PCI / LAGACY 橋。在 PCI 總線體系結(jié) 構(gòu)中，橋起著重要作用： （1） 它連接兩條總線，使總線間相互通信。 （2） 橋是一個(gè)總線轉(zhuǎn)換部件，可以

26、把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意 一個(gè)總線主設(shè)備都能看到同樣的一份地址表。 （3） 利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。 17 畫(huà)圖說(shuō)明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。 P13-14 5 級(jí) 高級(jí)語(yǔ)言級(jí) 編譯程序 4 級(jí) 匯編語(yǔ)言級(jí) 匯編程序 3 級(jí) 操作系統(tǒng)級(jí) 操作系統(tǒng) 2 級(jí) 一般機(jī)器級(jí) 微程序 1 級(jí) 微程序設(shè)計(jì)級(jí) 直接由硬件執(zhí)行 18 CPU 中有哪幾類主要寄存器？用一句話回答其功能。 解：A，數(shù)據(jù)緩沖寄存器（ DR）；B，指令寄存器（ IR）；C，程序計(jì)算器 PC；D，數(shù)據(jù)地址寄存器 (AR)；通用寄 存器（ R0~R3）；F，狀態(tài)字寄

27、存器（ PSW） 24 簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問(wèn)速度？ ①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲(chǔ)器，③采用多模交叉存儲(chǔ)器 25 求證： [-y] 補(bǔ)=-[y] 補(bǔ) (mod 2 n+1) 證明：因?yàn)?[x-y] 補(bǔ)=[x] 補(bǔ)-[y] 補(bǔ)=[x] 補(bǔ)+[-y] 補(bǔ) 又因?yàn)?[x+y] 補(bǔ)= [x] 補(bǔ)+[y] 補(bǔ)（ mod 2 n+1 ） 所以[y] 補(bǔ)=[x+y] 補(bǔ)-[x] 補(bǔ) 又[x-y] 補(bǔ)=[x+(-y)] 補(bǔ)=[x] 補(bǔ)+[-y] 補(bǔ) 所以[-y] 補(bǔ)=[x-y] 補(bǔ)-[x] 補(bǔ) [y] 補(bǔ)+[-y] 補(bǔ)=

28、[x+y] 補(bǔ)+[x-y] 補(bǔ)-[x] 補(bǔ)-[x] 補(bǔ)=0 故[-y] 補(bǔ)=-[y] 補(bǔ) (mod 2 n+1) 29 設(shè)由 S，E，M三個(gè)域組成的一個(gè) 32 位二進(jìn)制字所表示的非零規(guī)格化數(shù) x，真值表示為 x ＝(-1)s (1.M) 2E-127 問(wèn)：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？ 解：（１）最大正數(shù) （２）最小正數(shù) 0 11 111 111 111 111 111 111 111 111 111 11 0 00 000 000 000 000 000 000 000 000 X = [1+(1-2 （３）最小負(fù)數(shù) -2

29、3) ] 2 127 000 -128 X=1.0 2 （４）最大負(fù)數(shù) 00 １ 111 111 111 111 111 111 111 111 １ 00 000 000 000 000 000 000 000 11 X== -[1+(1-2 111 11 -23 )] 2 127 000 X=- 1.0 2 -128 000 00 30 畫(huà)出單級(jí)中斷處理過(guò)程流程圖（含指令周期） 。 35 寫(xiě)出下表尋址方式中操作數(shù)有效地址 E 的算法。 序號(hào) 尋址方式名稱 有效地址 E 說(shuō)明 1 立即 A 操作數(shù)在指令中 2 寄

30、存器 Ri 操作數(shù)在某通用寄存器 Ri 中 3 直接 D D為偏移量 4 寄存器間接 (Ri) (Ri ) 為主存地址指示器 5 基址 (B) B 為基址寄存器 6 基址＋偏移量 (B) + D 7 比例變址＋偏移量 (I) *S+ D I 為變址寄存器， S 比例因子 8 基址＋變址＋偏移量 (B) + (I) +D 9 基址＋比例變址＋偏移量 (B)+(I)*S+D 10 相對(duì) （PC）+D PC為程序計(jì)數(shù)器 40 為什么在計(jì)算機(jī)系統(tǒng)中引入 DMA方式來(lái)交換數(shù)據(jù)？若使用總線周期挪用方式， DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期 間，CPU處于何種狀態(tài)？ P253 、254

31、 為了減輕 cpu 對(duì) I/O 操作的控制，使得 cpu 的效率有了提高。 可能遇到兩種情況：一種是此時(shí) CPU不需要訪內(nèi)，如 CPU正在執(zhí)行乘法命令；另一種情況是， I/O 設(shè)備訪內(nèi)優(yōu)先，因?yàn)? I/O 訪內(nèi)有時(shí)間要求，前一個(gè) I/O 數(shù)據(jù)必須在下一個(gè)訪內(nèi)請(qǐng)求到來(lái)之前存取完畢。 41 何謂指令周期？ CPU周期？時(shí)鐘周期？它們之間是什么關(guān)系？ 指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時(shí)間。 CPU周期又稱 機(jī)器周期 ，CPU訪問(wèn)一次內(nèi)存所花的時(shí)間較長(zhǎng)，因此用從內(nèi)存讀取一條指令字的最短時(shí)間來(lái)定義。一個(gè)指令 周期常由若干 CP

32、U周期構(gòu)成 時(shí)鐘周期是由 CPU時(shí)鐘定義的定長(zhǎng)時(shí)間間隔，是 CPU工作的最小時(shí)間單位，也稱節(jié)拍脈沖或 T 周期 47 比較cache 與虛存的相同點(diǎn)和不同點(diǎn)。 相同點(diǎn)：（1）出發(fā)點(diǎn)相同；都是為了提高存儲(chǔ)系統(tǒng)的性能價(jià)格比而構(gòu)造的分層存儲(chǔ)體系。 （2）原理相同；都是利用了程 序運(yùn)行時(shí)的局部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器 . 不同點(diǎn)： （ 1）側(cè)重點(diǎn)不同； cache 主要解決主存和 CPU的速度差異問(wèn)題；虛存主要是解決存儲(chǔ)容量問(wèn)題。（ 2）數(shù)據(jù)通路 不同； CPU與 cache 、主存間有直接通路；而虛存需依賴輔存，它與 CPU間無(wú)直接通

33、路。（ 3）透明性不同； cache 對(duì)系統(tǒng)程 序員和應(yīng)用程序員都透明；而虛存只對(duì)應(yīng)用程序員透明。（ 4）未命名時(shí)的損失不同；主存未命中時(shí)系統(tǒng)的性能損失要遠(yuǎn)大 于 cache 未命中時(shí)的損失。 48設(shè)[N] 補(bǔ)=anan-1 ? a1a0，其中 an 是符號(hào)位。 證明： 當(dāng) N≥ 0，an=0, 真值N=[N] 補(bǔ) = a n-1 ? a1a0 = ②當(dāng) N＜0，an =1 ，[N] 補(bǔ)=1 a n-1 ? a 1a0 依補(bǔ)碼的定義, 真值N= [N] 補(bǔ)－2^(n+1)= a nan-1? a 1a0— 2^(n+1)= 綜合以上結(jié)果有 3 設(shè) x=-18 ，y=

34、+26，數(shù)據(jù)用補(bǔ)碼表示，用帶求補(bǔ)器的陣列乘法器求出乘積 x y，并用十進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。 解： 符號(hào)位單獨(dú)考慮： X 為正符號(hào)用二進(jìn)制表示為 0 ，Y為負(fù)值符號(hào)用 1 表示。 【X】補(bǔ) = 101110 【Y】補(bǔ) = 011010 兩者做乘法 1 0 0 1 0 x 1 1 0 1 0 ----------- 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 ---------------- 1 1 1 0 1 0 1 0 0 結(jié)果化為 10 進(jìn)制就是 468 符號(hào)位進(jìn)行異或操作 0 異或 1 得 1 所以二進(jìn)制

35、結(jié)果為 1 1 1 1 0 1 0 1 0 0 化為十進(jìn)制就是 -468 十進(jìn)制檢驗(yàn)： -18 x26= -468 5 圖 1 所示的系統(tǒng)中， A、B、C、D四個(gè)設(shè)備構(gòu)成單級(jí)中斷結(jié)構(gòu)，它要求 CPU在執(zhí)行完當(dāng)前指令時(shí)轉(zhuǎn)向?qū)χ袛嗾?qǐng)求進(jìn)行 服務(wù)?，F(xiàn)假設(shè)： ① T DC為查詢鏈中每個(gè)設(shè)備的延遲時(shí) 間； ② T A、TB、TC、TD分別為設(shè)備 A、B、C、D 的服務(wù)程序所需的執(zhí)行時(shí)間； ③ T S、TR 分別為保存現(xiàn)場(chǎng)和恢復(fù)現(xiàn)場(chǎng)所需 的時(shí)間； ④ 主存工作周期為 TM； ⑤ 中斷批準(zhǔn)機(jī)構(gòu)在確認(rèn)一個(gè)新中斷之 前，先要讓即將被中斷的程序的一條指令執(zhí)行完 畢。 試問(wèn)：在確保請(qǐng)求

36、服務(wù)的四個(gè)設(shè)備都不會(huì)丟 失信息的條件下， 中斷飽和的最小時(shí)間是多少？ 中斷極限頻率是多少？ 解： 假設(shè)主存工作周期為 TM，執(zhí)行一條指令的時(shí)間也設(shè)為 TM 。則 中斷處理過(guò)程和各時(shí)間段如圖 B17.3 所示。 當(dāng)三個(gè)設(shè)備同時(shí)發(fā)出中斷 請(qǐng)求時(shí)，依次處理設(shè)備 A、B、C的時(shí)間如下： t A = 2T M +3T DC + T S + T A + T R （下標(biāo)分別為 A,M,DC,S,A,R ） t B = 2T M +2T DC + T S + T B+ T R ( 下標(biāo)分別為 B,M,DC,S,B,R ） t C = 2T M + T DC + T S + T C + T R

37、（下標(biāo)分別為 C,M,DC,S,C,R ） 達(dá)到中斷飽和的時(shí)間為： T = t A + t B + t C 中斷極限頻率為： f = 1 / T 6 某計(jì)算機(jī)有圖 2 所示的功能部件，其中 M為主存，指令和數(shù)據(jù)均存放在其中， MDR為主存數(shù)據(jù)寄存器， MAR為主存 地址寄存器， R0～R3 為通用寄存器， IR 為指令寄存器， PC為程序計(jì)數(shù)器（具有自動(dòng)加 1 功能）， C、D為暫存寄存器， ALU 為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。 (1) 將所有功能部件連接起來(lái)，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。 (2) 畫(huà)出“ ADDR1，（R2）”指令周

38、期流程圖。該指令的含義是將 R1 中的數(shù)與（ R2）指示的主存單元中的數(shù)相加，相加的 結(jié)果直通傳送至 R1 中。 (3) 若另外增加一個(gè)指令存貯器，修改數(shù)據(jù)通路，畫(huà)出⑵的指令周期流程圖。 解： （1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路： 移位器移 位 aIR R0 MDR PC R1 - ALU M +1 C R2 D R3 MAR （2）此指令為 RS型指令，一個(gè)操作數(shù)在 R1 中，另一個(gè)操作數(shù)在 R2 為地址的內(nèi)存單元中，相加結(jié)果放在 R1 中。 （ PC ） → 送當(dāng)前指令地址到 MAR M →MDR→IR，（PC） 取當(dāng)前指令到 IR， PC+1

39、，為取下條指令 做好準(zhǔn)備 譯碼 （R1） ① 取 R 1 操作數(shù)→ （R2） ② R 2 中的內(nèi)容是內(nèi)存 M → ③從內(nèi)存取出數(shù)→ D暫 （C）+（D） ④暫存器 C和 D 中的數(shù)相加后 7 參見(jiàn)圖1，這是一個(gè)二維中斷系統(tǒng)，請(qǐng)問(wèn)： ① 在中斷情況下， CPU和設(shè)備的優(yōu)先級(jí)如何考 慮？請(qǐng)按降序排列各設(shè)備的中斷優(yōu)先級(jí)。 ② 若 CPU現(xiàn)執(zhí)行設(shè)備 C的中斷服務(wù)程序， IM2， IM1，IM0 的狀態(tài)是什么？如果 CPU執(zhí)行設(shè)備 H的中斷服 務(wù)程序， IM2，IM1，IM0 的狀態(tài)又是什么？ ③ 每一級(jí)的 IM能否對(duì)某個(gè)優(yōu)先級(jí)的

40、個(gè)別設(shè)備單 獨(dú)進(jìn)行屏蔽？如果不能，采取什么方法可達(dá)到目的？ ④ 若設(shè)備 C一提出中斷請(qǐng)求， CPU立即進(jìn)行響 應(yīng)，如何調(diào)整才能滿足此要求？ 解： (1) 在中斷情況下， CPU的優(yōu)先級(jí)最低。 各設(shè)備優(yōu)先級(jí)次序 是:A-B-C-D-E-F-G-H-I-CPU (2) 執(zhí)行設(shè)備 B的中斷服務(wù)程序時(shí) IM0IM1IM2=111； 執(zhí)行設(shè)備 D的中斷服務(wù)程序時(shí) IM0 IM1IM2=011。 (3) 每一級(jí)的 IM 標(biāo)志不能對(duì)某優(yōu)先級(jí)的個(gè)別設(shè)備進(jìn)行單獨(dú)屏蔽?？蓪⒔涌谥械?BI（中斷允許）標(biāo)志清“0”，它禁止設(shè) 備發(fā)出中斷請(qǐng)求。 (4) 要使 C的中斷請(qǐng)求及時(shí)得到響應(yīng)，可將 C從第

41、二級(jí)取出，單獨(dú)放在第三級(jí)上，使第三級(jí)的優(yōu)先級(jí)最高，即令 IM3=0 即可 。 8 已知 x=-001111 ，y=+011001, 求： ① [x] 補(bǔ)， [-x] 補(bǔ)， [y] 補(bǔ)， [-y] 補(bǔ)； ② x+y,x-y, 判斷加減運(yùn)算是否溢出。 解： [x] 原=100111 [x] 補(bǔ)=1110001 [-x] 補(bǔ)=0001111 [y] 原=0011001 [y] 補(bǔ)=0011001 [-y] 補(bǔ)=1100111 X+y=0001010 x-y=1011000 13 機(jī)器字長(zhǎng)32 位，常規(guī)設(shè)計(jì)的物理 存儲(chǔ)空間≤32M，若將 物理 存儲(chǔ)空間擴(kuò)展到 256M，請(qǐng)?zhí)岢鲆环N設(shè)計(jì)

42、方案。 解： 用多體交叉存取方案， 即將主存分成 8 個(gè)相互獨(dú)立、 容量 相同的模塊M0，M1，M2? ， M7，每個(gè)模塊32M32 位。它們各自具 備一套地址寄存器、 數(shù)據(jù)緩沖器， 各自以等同的方式與 CPU傳遞信 息，其組成如圖 0 8 12 有兩個(gè)浮點(diǎn)數(shù) N1=2 1,N2=2 2，其中階碼用 4 位移 j1 S j2 S 碼、尾數(shù)用 8 位原碼表示（含1 位符號(hào)位）。設(shè) j 1=(11) 2,S 1=(+0.0110011) 2 ,j 2=(-10) 2,S 2=(+0.1101101) 2，求 N1+N2，寫(xiě)出運(yùn) 算步驟及結(jié)果。 解： (1) 浮點(diǎn)乘法規(guī)則：

43、 N 1 N2 = （ 2 j1 S j2 S 1） （2j1 S j2 S 2） = 2 （j1 +j2 ） （ S 1S2） 1S2） (2) 碼求和： j 1 + j 2 = 0 (3) 尾數(shù)相乘： 被乘數(shù) S1 =0.1001 ，令乘數(shù) S2 = 0.1011 ，尾數(shù)絕對(duì)值相乘得積的絕對(duì)值，積的符號(hào)位 = 0 ⊕ 0 = 0 。按無(wú)符號(hào)陣乘法器運(yùn)算得： N1 N2 = 2 00.01100011 （ 4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位） （-01） N 1 N2 = （ + 0.01100011 ）2 = （+0.1100 ）22 2

44、 9 圖 2 所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路， IR 為指令寄存器， PC為程序計(jì)數(shù)器（具有自增功 能）， M為主存（受 R/W#信號(hào)控制）， AR為地址寄 存器， DR為數(shù)據(jù)緩沖寄存器， ALU由加、減控制信 號(hào)決定完成何種操作，控制信號(hào) G控制的是一個(gè)門 電路。另外，線上標(biāo)注有小圈表示有控制信號(hào)，例 中 yi 表示 y 寄存器的輸入控制信號(hào)， R1o 為寄存器 R1 的輸出控制信號(hào)，未標(biāo)字符的線為直通線，不受控 制。 ① “ADD R2,R0”指令完成 (R0)+(R 2) → R0 的功能操作，畫(huà)出其指令周期流程圖，假設(shè)該指 令的地址已放入 PC中。并在流程圖每一個(gè)

45、 CPU周期 右邊列出相應(yīng)的微操作控制信號(hào)序列。 ② 若將（取指周期）縮短為一個(gè) CPU周期，請(qǐng)先畫(huà)出修改數(shù)據(jù)通路，然后畫(huà)出指令周期流程圖。 解： （1）“ADD R2，R0”指令是一條加法指令，參與運(yùn)算的兩個(gè)數(shù)放在寄存器 R2和 R0中，指令周期流程圖包括取指 令階段和執(zhí)行指令階段兩部分（為簡(jiǎn)單起見(jiàn)，省去了“→”號(hào)左邊各寄存器代碼上應(yīng)加的括號(hào)）。根據(jù)給定的數(shù)據(jù)通路圖， “ADD R2，R0”指令的詳細(xì)指令周期流程圖下如圖 a 所示，圖的右邊部分標(biāo)注了每一個(gè)機(jī)器周期中用到的微操作控制信號(hào) 序列。（ 2）SUB減法指令周期流程圖見(jiàn)下圖 b 所示。 14 某機(jī)的指令格式如下所示 X

46、為尋址特征位： X=00：直接尋址； X=01：用變址寄存器 RX1尋址； X=10：用變址寄存器 RX2尋址； X=11：相對(duì)尋址 設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H （H代表十六進(jìn)制數(shù)），請(qǐng)確定下列指令中的有效地址： ①4420H ②2244H ③1322H ④3521H 解: 1 ）X=00 , D=20H , 有效地址 E=20H 2) X=10 , D=44H , 有效地址 E=1122H+44H=1166H 3) X=11 , D=22H , 有效地址 E=1234H+22H=1256H 4) X=01 , D=21H , 有效地址 E=

47、0037H+21H=0058H 5 ）X=11 , D=23H , 有效地址 E=1234H+23H=1257H 15 圖 1 為某機(jī)運(yùn)算器框圖， BUS1～BUS3 為 3 條總線， 期于信號(hào)如 a、h、LDR0 ～LDR3、S0～S3 等均為電位或脈沖 控制信號(hào)。 ① 分析圖中哪些是相容微操作信號(hào)？哪些是相斥 微操作信號(hào)？ ② 采用微程序控制方式，請(qǐng)?jiān)O(shè)計(jì)微指令格式，并 列出各控制字段的編碼表。 解： 1）相容微操作信號(hào) LRSN 相斥微操作信號(hào) a,b,c,d 2）當(dāng) 24 個(gè)控制信號(hào)全部用微指令產(chǎn)生時(shí)，可采用字 段譯碼法進(jìn)行編碼控制，采用的微指令格式如下（其中目地

48、操作數(shù)字段與打入信號(hào)段可結(jié)合并公用，后者加上節(jié)拍脈沖控制 即可）。 3 位 3 位 5 位 4 位 3 位 2 位 X 目的操作數(shù) 源操作數(shù) 運(yùn)算操作 移動(dòng)操作 直接控制 判別 下址字段 編碼表如下： 目的操作數(shù) 源操作數(shù) 運(yùn)算操作 移位門 直接控制 字段 字段 字段 字段 字段 001 a, 001 e MS0 S1S2S3 L, R, i, j, LDR0 010 f S, N +1 010 b, 011 g LDR1 100 h 011 c, LDR2 100 d, LDR3 19 CPU 執(zhí)行一段程序時(shí)， cac

49、he 完成存取的次數(shù)為 2420 次，主存完成的次數(shù)為 80 次，已知 cache 存儲(chǔ)周期為 40ns， 主存存儲(chǔ)周期為 200ns，求 cache/ 主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。 P94例 6 20 某機(jī)器單字長(zhǎng)指令為 32 位，共有 40 條指令，通用寄存器有 128 個(gè)，主存最大尋址空間為 64M。尋址方式有立即尋 址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對(duì)尋址六種。請(qǐng)?jiān)O(shè)計(jì)指令格式，并做必要說(shuō)明。 21 一條機(jī)器指令的指令周期包括取指（ IF ）、譯碼（ ID）、執(zhí)行（ EX）、寫(xiě)回（ WB）四個(gè)過(guò)程段，每個(gè)過(guò)程段 1 個(gè) 時(shí)鐘周期 T 完成。 先段定機(jī)器指

50、令采用以下三種方式執(zhí)行：①非流水線（順序）方式，②標(biāo)量流水線方式，③超標(biāo)量流水線方式。 請(qǐng)畫(huà)出三種方式的時(shí)空?qǐng)D，證明流水計(jì)算機(jī)比非流水計(jì)算機(jī)具有更高的吞吐率。 P163 2 2 CPU 的數(shù) 據(jù)通 路如 圖 1 所示。運(yùn)算器中 R0 ～R3 為通用寄存器， DR 為數(shù)據(jù)緩沖寄存器， PSW為狀態(tài)字寄存器。 D-cache 為數(shù)據(jù)存儲(chǔ)器， I-cache 為指令存儲(chǔ) 器，PC為程序計(jì)數(shù)器（具有加 1 功能）， IR 為指令寄存器。單線箭頭信號(hào)均為微操作控制 信號(hào)（電位或脈沖），如 LR0 表示讀出 R0 寄存器， SR0 表示寫(xiě)入 R0 寄存器。 機(jī)器指令“ STO

51、R1,(R2) ”實(shí)現(xiàn)的功能是：將寄存器 R1中的數(shù)據(jù)寫(xiě)入到以（ R2）為地址的數(shù)存單元中。 請(qǐng)畫(huà)出該存數(shù)指令周期流程圖，并在 CPU周期框外寫(xiě)出所需的微操作控制信號(hào)。（一個(gè) CPU周期含 T1～T4 四個(gè)時(shí)鐘信號(hào)， 寄存器打入信號(hào)必須注明時(shí)鐘序號(hào)） 27 某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由 cache、主存和磁盤構(gòu)成。 cache 的訪問(wèn)時(shí)間為 15ns；如果被訪問(wèn)的單元在主存中但不在 cache 中，需要用 60ns 的時(shí)間將其裝入 cache，然后再進(jìn)行訪問(wèn)；如果被訪問(wèn)的單元不在主存中，則需要 10ms的時(shí)間將其 從磁盤中讀入主存，然后再裝入 cache 中并開(kāi)始訪問(wèn)。若 cache 的命中

52、率為 90%，主存的命中率為 60%，求該系統(tǒng)中訪問(wèn)一 個(gè)字的平均時(shí)間。 解：t a=90%tc+10%*60%(tm+t c)+10%*40%（t k+t m+t c）(m 表示未命中時(shí)的主存訪問(wèn)時(shí)間； c 表示命中時(shí)的 cache 訪問(wèn)時(shí)間； k 表示訪問(wèn)外存時(shí)間 ) 28 圖 1 所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù) 通路，IR 為指令寄存器， PC為程序計(jì)數(shù)器 （具 有自增功能） ，DM 為數(shù)據(jù)存儲(chǔ)器（受 R/W 信 號(hào)控制），AR為地址寄存器， DR為數(shù)據(jù)緩沖寄 存器， ALU 由加、減控制信號(hào)決定完成何種操 作，控制信號(hào) G控制的是一個(gè)門電路。另外， 線上標(biāo)注有小圈表示有

53、控制信號(hào)， 例中 yi 表示 y 寄存器的輸入控制信號(hào)， R1o為寄存器 R1 的輸 出控制信號(hào)，未標(biāo)字符的線為直通線，不受控 制。旁路器可視為三態(tài)門傳送通路。 ① “SUB R3 ， R0 ”指 令完成 (R ) (R ) R 的功能操作，畫(huà)出其 0 3 0 指令周期流程圖，并列出相應(yīng)的微操作控制信號(hào)序列，假設(shè)該指令的地址已放入 PC中。 ② 若將“取指周期”縮短為一個(gè) CPU周期，請(qǐng)?jiān)趫D上先畫(huà)出改進(jìn)的數(shù)據(jù)通路，然后在畫(huà)出指令周期流程圖。此 時(shí) SUB指令的指令周期是幾個(gè) CPU周期?與第①種情況相比，減法指令速度提高幾倍？ 解： ADD指令是加法指令，參與運(yùn)算的二數(shù)放在

54、 R0 和 R2中， PCo,G PC→AR 相加結(jié)果放在 R0 中。指令周期流程圖圖 A3.3 包括取指令階段和 取 執(zhí)行指令階段兩部分。每一方框表示一個(gè) CPU周期。其中框內(nèi)表 指 R/W=1 M →DR 示數(shù)據(jù)傳送路徑，框外列出微操作控制信號(hào)。 ，流程圖見(jiàn)左 DRo,G DR→IR 31 某加法器進(jìn)位鏈小組信號(hào)為 C4C3C2C，1 低位來(lái)的進(jìn)位信 號(hào)為 C0，請(qǐng)分別按下述兩種方式寫(xiě)出 C4C3C2C1的邏輯表達(dá)式： R2 →Y R2o,G ① 串行進(jìn)位方式 ② 并行進(jìn)位方式 執(zhí) R0o,G R0 →X 行 解 ： （1）串行進(jìn)位方式： C1

55、 = G1 + P1 C0 其 中： G1 = A 1 B 1 ，P1 = A 1⊕B1 R0+ R2→R0 +，G C2 = G 2 + P 2 C 1 G 2 = A 2 B2 ，P2 = A 2⊕ B2 C3 = G 3 + P 3 C2 G 3 = A 3 B 3 , P 3 = A 3⊕B3 C4 = G 4 + P 4 C3 G 4 = A 4 B4 , P 4 = A 4⊕B4 (2) 并行進(jìn)位方式： C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3 P2 G1 + P3

56、 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表達(dá)式與串行進(jìn)位方式相同。 j1 36 設(shè)兩個(gè)浮點(diǎn)數(shù) N1=2 j2 S1,N2=2 S2，其中階碼 3 位（移碼），尾數(shù) 4 位，數(shù)符 1 位。設(shè)： j 1=(-10) 2,S 1=(+0.1001) 2 j 2=(+10) 2,S 2=(+0.1011) 2 求： N1 N2，寫(xiě)出運(yùn)算步驟及結(jié)果，積的尾數(shù)占 4 位，按原碼陣列乘法器計(jì)算步驟求尾數(shù)之積。 Ex 解： 因?yàn)?X+Y=2 （

57、Sx+Sy） （Ex=Ey），所以求 X+Y要經(jīng)過(guò)對(duì)階、尾數(shù)求和及規(guī)格化等步驟。 （1） 對(duì)階： △J=Ex－EY=（-10 ）2－（+10）2（= -100 ）2 所以 Ex

58、 X+Y=2 （10）2 （S （10）2（0.1100 ） X+SY）=2（10）2 （S （10）2（0.1100 ） 2=（11.00 ） 2 49 刷新存儲(chǔ)器 （簡(jiǎn)稱刷存） 的重要性能指標(biāo)是它的帶寬。 實(shí)際工作中， 顯示適配器的幾個(gè)功能部分要爭(zhēng)取刷存的帶寬。 假設(shè)總帶寬 50％用于刷新屏幕，保留 50％帶寬用于其他非刷新功能。 (1) 若顯示工作方式采用分辨率為 1024 768，顏色深度為 3Byte ，刷新頻率為 72Hz，計(jì)算刷存總帶寬應(yīng)為多少？ (2) 為達(dá)到這樣高的刷存帶寬，應(yīng)采取何種技術(shù)措施？ 解： (1) 因?yàn)樗⑿滤鑾?＝ 分辨率 每個(gè)像素

59、點(diǎn)顏色深度 刷新速率 所以 1024 768 3B 72/S = 165888 KB/S = 162 MB/S 刷新總帶寬應(yīng)為 162MB/S 100/50 = 324MB/S (2) 為達(dá)到這樣高的刷存帶寬，可采取如下技術(shù)措施： 使用高速 DRAM芯片組成刷存 刷存采用多體交叉結(jié)構(gòu) 刷存至顯示控制器的內(nèi)部總線寬度由３２位提高到６４位，甚至１２８位 刷存采用雙端口存儲(chǔ)器，將刷新端口與更新端口分開(kāi)。 50 一盤組共 11片，記錄面為 20面，每面上外道直徑為 14英寸，內(nèi)道直徑為 10英寸，分 203道。數(shù)據(jù)傳輸綠為 983040B/S， 磁盤轉(zhuǎn)速為 3600 轉(zhuǎn)/ 分。假定每

60、個(gè)記錄塊記錄 1024B，且系統(tǒng)可掛多達(dá) 16 臺(tái)這樣的磁盤，請(qǐng)給出適當(dāng)?shù)拇疟P地址格式，并計(jì) 算盤組總的存儲(chǔ)容量。 解： 設(shè)數(shù)據(jù)傳輸率為 C,每一磁道的容量為 N,磁盤轉(zhuǎn)速為 r, 則根據(jù)公式 C=N r, 可求得： N=C/r=983040 (3600/60)=16384( 字節(jié)) 扇區(qū)數(shù) =16384 1024=16 故表示磁盤地址格式的所有參數(shù)為：臺(tái)數(shù) 16，記錄面 20，磁道數(shù) 203 道，扇區(qū)數(shù) 16，由此可得磁盤地址格式為： 20 17 16 9 8 4 3 0 臺(tái)號(hào) 柱面號(hào) 盤面號(hào) 扇區(qū)號(hào) 磁盤總存儲(chǔ)容量為： 16 20 203 16384=10643046

61、40（字節(jié)） 45 圖 1 所示為傳送 （MOV，OP碼 IR0IR 100）、加法（ADD， OP碼 IR0IR101）、取反（ COM，OP碼 IR 0IR110）、十進(jìn)制加 法（ADT，OP碼 IR0IR 111）四條指令的微程序流程圖，每一 框表示一個(gè) CPU周期。其中 r s,r d 為 8 個(gè)通用寄存器 R0～R7， 每個(gè) CPU周期含 4 個(gè)時(shí)鐘脈沖 T1～T4。 ① 設(shè)微指令的微命令字段為 12 位，判別字段和下址 字段是多少位？ ② 控制存儲(chǔ)器 E 2PROM存儲(chǔ)容量至少是多少？ ③ 給每條微指令分配一個(gè)確定的微地址（二進(jìn)制編 碼表示）。 ④ 寫(xiě)出微地址

62、轉(zhuǎn)移邏輯表達(dá)式和轉(zhuǎn)移邏輯圖。 ⑤ 畫(huà)出微程序控制器結(jié)構(gòu)圖。 解：（3）因 EPROM容量為 16 單元，微地址寄存器 4 位 即可，設(shè)為 μA3~μA0 七條微指令地址分配如下表所示，一條微指令只占一個(gè)微地址， （可直接填寫(xiě)在流程圖右上角和右下角） 微指令序號(hào) 當(dāng)前微地址 下一微地址 1 0000 1000 2 1000 0000 3 1001 0000 4 1010 0000 5 1011 1111 6 1111 0000 7 0100 0000 （2）從流程圖看出， P1 處微程序出現(xiàn)四個(gè)分支，對(duì)應(yīng) 4 個(gè)微地址，用 OP碼作為測(cè)試條件。 P2 處微程序出現(xiàn) 2 個(gè)分支， 對(duì)應(yīng) 2 個(gè)微地址 微地址轉(zhuǎn)移邏輯表達(dá)式如下： μA2=P2 Cj T4 μA1=P1 IR1 T4 μA0=P1 IR0 T4 其中 IR1，IR0 是指令類寄存器中存放操作碼的觸發(fā)器， T4 表示某個(gè)節(jié)拍脈沖時(shí)修改微地址寄存器。 （3）畫(huà)出邏輯圖如圖 A9.5 Q Q Q Q Q Q Q Q uA3 uA2 uA1 uA0 D D D D T1 CM3 CM2 CM1 CM0 T4 P2 P1 P1 Cj IR1 IR0