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1、第 三 章 微 型 機 的 中 央 處 理 器 CPU 3.1 CPU概 述 3.2 CPU的 主 要 技 術(shù) 參 數(shù) 3.3 微 處 理 器 中 所 采 用 的 新 技 術(shù) 3.4 CPU的 封 裝 與 接 口 類 型 3.5 CPU的 內(nèi) 核 3.6 典 型 CPU介 紹 3.1 CPU概 述 1971年 1月 ， Intel公 司 的 霍 夫 研 制 成 功 世 界 上 第一 塊 4位 微 處 理 器 芯 片 Intel 4004， 標 志 著 第 一 代 微 處理 器 問 世 ， 微 處 理 器 和 微 機 時 代 從 此 開 始 。 4004包 含 2300個 晶 體 管 ， 尺 寸

2、 規(guī) 格 為 3mm 4mm， 計 算 性 能 遠 遠 超 過 當(dāng) 年 的 ENIAC。 3.1 CPU概 述 IBM PC 誕 生 創(chuàng) 造 PC歷 史 1980年 7月 ， IBM微 電 腦 技 術(shù) 總 設(shè) 計 師 埃 斯 特 利 奇 （ Don Estridge）領(lǐng) 導(dǎo) “ 跳 棋 計 劃 ” 的 13人 小 組 秘 密 來 到 佛 羅 里 達 州 波 克 羅 頓 鎮(zhèn) 的 IBM研 究 發(fā)展 中 心 ， 開 始 開 發(fā) 后 來 被 稱 為 IBM PC的 產(chǎn) 品 。 一 年 后 的 8月 12日 ， IBM公 司在 紐 約 宣 布 第 一 臺 IBM PC誕 生 ， 開 創(chuàng) 計 算 機 歷

3、 史 新 篇 章 。 第 一 臺 IBM PC采 用 了 主 頻 為 4.77MHz的 Intel 8088， 操 作 系 統(tǒng) 是Microsoft提 供 的 MS-DOS。 IBM將 其 命 名 為 “ 個 人 電 腦 （ Personal Computer） ” 。 3.1 CPU概 述 X86系 列 及 兼 容 CPU X86指 令 集 是 美 國 Intel公 司 為 其 第 一 塊 16位 CPU（ i8086） 專門 開 發(fā) 的 ， 美 國 IBM公 司 1981年 推 出 的 世 界 第 一 臺 PC機 中 的CPU i8088（ i8086簡 化 版 ） 使 用 的 也 是 X

4、86指 令 。 雖 然 隨 著 CPU技 術(shù) 的 不 斷 發(fā) 展 ， Intel陸 續(xù) 研 制 出 更 新 型 的i80386、 i80486直 到 今 天 的 Pentium 系 列 ， 但 為 了 保 證 電 腦能 繼 續(xù) 運 行 以 往 開 發(fā) 的 各 類 應(yīng) 用 程 序 以 保 護 和 繼 承 豐 富 的 軟 件 資源 ， 所 以 Intel公 司 所 生 產(chǎn) 的 所 有 CPU仍 然 繼 續(xù) 使 用 X86指 令 集， 所 以 它 的 CPU仍 屬 于 X86系 列 。 另 外 除 Intel公 司 之 外 ， AMD和 Cyrix等 廠 家 也 相 繼 生 產(chǎn) 出 能 使 用X86

5、指 令 集 的 CPU， 形 成 了 今 天 龐 大 的 X86系 列 及 兼 容 CPU陣 容。 第 七 代 Pentium PentiumIIAMDAthlonIntelItanium AMDSledgehammer第 八 代第 六 代 PentiumPro Celeron Xeon Pentium AMDK6-3 VIAjoshua第 五 代 Pentium AMDK5 Cyrix6x86 PentiumMMX AMDk6-2 Cyrix6x86MX 第 四 代第 三 代 第 二 代第 一 代 i8086 i8088 i80286 i80486DXi80386DX i80386SXi80

6、486SX i80486SLCi80486DX4 3.1 CPU概 述PC機 CPUs 出 現(xiàn) 年 代 晶 體 管 數(shù) 目第 一 代 8086 和 8088 1978-81 29,000第 二 代 80286 1984 134,000第 三 代 80386D和 80386SX 1987-88 275,00080486SX、 80486DX,80486DX2和 80486DX4Pentium 1993-95 3,100,000第 五 代 Cyrix 6X86 1996 -AMD K5 1996 -IDT WinChip C6 1997 3,500,000 Pentium MMX 1997 4,5

7、00,000IBM/Cyrix 6x86MX 1997 6,000,000IDT WinChip2 3D 1998 6,000,000Pentium Pro 1995 5,500,000AMD K6 1997 8,800,000Pentium II 1997 7,500,000AMD K6-2 1998 9,300,000Mobile Pentium II 27,400,000Pentium III 9,300,000AMD K6-3 ?Pentium III CuMine 28,000,000AMD Athlon Thunderbird 2000 37,000,000 Pentium 4 4

8、2,000,000 第 四 代 1990-92 1,200,000第 五 代 改 進 型第 六 代 第 六 代 改 進 型 1999第 七 代 CPU（ Central Processing Unit， 中 央 處 理 器 ） 發(fā) 展 出 來 三個 分 支 ， 一 個 是 DSP（ Digital Signal Processing/Processor，數(shù) 字 信 號 處 理 ） ， 另 外 兩 個 是 MCU（ Micro Control Unit，微 控 制 器 單 元 ） 和 MPU（ Micro Processor Unit， 微 處 理 器單 元 ） 。 面 向 控 制 應(yīng) 用 的

9、， 稱 為 微 控 制 器 ， MCU,又 稱 單 片 微 型 計算 機 (SingleChipMicrocomputer)， 簡 稱 “ 單 片 機 ” ， 是 指 隨著 大 規(guī) 模 集 成 電 路 的 出 現(xiàn) 及 其 發(fā) 展 ， 將 計 算 機 的 CPU、RAM、 ROM、 定 時 數(shù) 器 和 多 種 I/O接 口 集 成 在 一 片 芯 片 上， 形 成 芯 片 級 的 計 算 機 ， 為 不 同 的 應(yīng) 用 場 合 做 不 同 組 合控 制 。 如 8051、 PIC、 68HC12、 AVR等 眾 多 的 單 片 機 。第 3章 微 型 機 的 中 央 處 理 器 CPU 目 前

10、4位 MCU大 部 份 應(yīng) 用 在 計 算 器 、 車 用 儀 表 、 車 用 防 盜 裝 置 、呼 叫 器 、 無 線 電 話 、 CD播 放 器 、 LCD驅(qū) 動 控 制 器 、 LCD游 戲 機 、兒 童 玩 具 、 磅 秤 、 充 電 器 、 胎 壓 計 、 溫 濕 度 計 、 遙 控 器 及 傻 瓜 相機 等 ； 8位 MCU(MCS48系 列 )大 部 份 應(yīng) 用 在 電 表 、 馬 達 控 制 器 、 電 動 玩 具機 、 變 頻 式 冷 氣 機 、 呼 叫 器 、 傳 真 機 、 來 電 辨 識 器 （ CallerID） 、電 話 錄 音 機 、 CRT顯 示 器 、 鍵 盤

11、 及 USB等 ； 16位 MCU(MCS51)大 部 份 應(yīng) 用 在 行 動 電 話 、 數(shù) 字 相 機 及 攝 錄 放 影 機等 ； 32位 MCU大 部 份 應(yīng) 用 在 Modem、 GPS、 PDA、 HPC、 STB、 Hub、Bridge、 Router、 工 作 站 、 ISDN電 話 、 激 光 打 印 機 與 彩 色 傳 真 機 ； 64位 MCU大 部 份 應(yīng) 用 在 高 階 工 作 站 、 多 媒 體 互 動 系 統(tǒng) 、 高 級 電 視游 樂 器 （ 如 SEGA的 Dreamcast及 Nintendo的 GameBoy） 及 高 級 終 端 機等 。 MPU面 向 通

12、 用 數(shù) 據(jù) 處 理 ， 不 帶 外 圍 器 件 （ 例 如 存 儲 器 陣列 ） ， 是 高 度 集 成 的 通 用 結(jié) 構(gòu) 的 處 理 器 ， 是 去 除 了 集 成外 設(shè) 的 MCU。 DSP面 向 數(shù) 字 信 號 處 理 ； 如 TI的 TMS320系 列 還 有 ADI、Freescale、 NEC的 DSP。 DSP運 算 能 力 強 ， 擅 長 很 多 的 重 復(fù) 數(shù) 據(jù) 運 算 ， 而 MCU則適 合 不 同 信 息 源 的 多 種 數(shù) 據(jù) 的 處 理 診 斷 和 運 算 ， 側(cè) 重 于控 制 ， 速 度 并 不 如 DSP。 MCU區(qū) 別 于 DSP的 最 大 特 點 在 于

13、 它 的 通 用 性 ， 反 應(yīng) 在 指令 集 和 尋 址 模 式 中 。 DSP與 MCU的 結(jié) 合 是 SOC(system on chip)， 它 終 將 取 代 這 兩 種 芯 片 。 廣 義 上 ， CPU還 包 括 圖 形 處 理 器 GPU， 以 及 以 IP核 出 現(xiàn)在 FPGA/CPLD中 的 CPU等 。第 3章 微 型 機 的 中 央 處 理 器 CPU 第 3章 微 型 機 的 中 央 處 理 器 CPU 3.2 CPU的 主 要 技 術(shù) 指 標 位 、 字 節(jié) 和 字 長 時 鐘 頻 率 主 頻 、 外 頻 和 倍 頻 、 超 頻 運 行 L1和 L2 Cache的

14、容 量 和 速 率擴 展 指 令 集 工 作 電 壓 總 線 寬 度 地 址 總 線 寬 度 、 數(shù) 據(jù) 總 線 寬 度制 造 工 藝 3.2.1 位 、 字 節(jié) 和 字 長位 ： 二 進 制 位 ， “ 0”或 “ 1”。字 節(jié) ： 8位 二 進 制 位字 ： 兩 個 字 節(jié)字 長 ： CPU一 次 處 理 的 二 進 制 數(shù) 的 位 數(shù) ， 常 見的 有 1、 4、 8、 16、 32、 64位 。151413121110 9 8 7 6 5 4 3 2 1 0字字 節(jié) 位 3.2.2 時 鐘 頻 率時 鐘 頻 率 ： 周 期 性 脈 沖 信 號 的 頻 率 ， 單 位 Hz。主 頻 ：

15、工 作 頻 率 ， CPU內(nèi) 核 的 實 際 運 行 頻 率 。外 頻 ： 前 端 總 線 頻 率 或 系 統(tǒng) 總 線 時 鐘 頻 率 ， 由主 板 提 供 的 時 鐘 頻 率 ， 是 內(nèi) 存 等 的 工 作 頻 率 。倍 頻 系 數(shù) ： 主 頻 =外 頻 倍 頻 系 數(shù) （ 486DX2） 外 頻 主 頻超 頻 運 行 ： 使 CPU工 作 在 高 于 額 定 工 作 頻 率 3.2.3 L1和 L2 Cache的 容 量 和 速 率 緩 存 是 指 可 以 進 行 高 速 數(shù) 據(jù) 交 換 的 存 儲 器 ， 它 先于 內(nèi) 存 與 CPU交 換 數(shù) 據(jù) ， 因 此 速 度 很 快 。 L1

16、Cache(一 級 緩 存 )是 CPU第 一 層 高 速 緩 存 。在 CPU管 芯 面 積 不 能 太 大 的 情 況 下 ， L1級 高 速緩 存 的 容 量 不 可 能 做 得 太 大 。 一 般 L1緩 存 的 容量 通 常 在 32256KB。 L2 Cache(二 級 緩 存 )是 CPU的 第 二 層 高 速 緩 存， 分 內(nèi) 部 和 外 部 兩 種 芯 片 。 內(nèi) 部 的 芯 片 二 級 緩 存運 行 速 度 與 主 頻 相 同 ， 而 外 部 的 二 級 緩 存 則 只 有主 頻 的 一 半 。 用 CPU容 量 一 般 是 512KB MB 。 3.2.3 L1和 L2

17、Cache的 容 量 和 速 率L1和 L2 Cache的 容 量 和 工 作 速 率 對 提 高 微 機 速 度起 關(guān) 鍵 作 用L2 Cache對 提 高 運 行 圖 形 處 理 較 多 的 軟 件 速 度 有顯 著 作 用 3.2.5 工 作 電 壓CPU正 常 工 作 所 需 的 外 加 電 壓 ， 電 壓 越 低 功 耗 越小 、 運 行 速 度 越 高 。v 早 期 （ 286 486時 代 ） 一 般 為 5V， CPU的 發(fā) 熱量 大 ， 壽 命 短 。v 近 年 來 CPU的 工 作 電 壓 有 逐 步 下 降 的 趨 勢 一 般 CPU工 作 電 壓 低 于 3V， 有 的

18、 已 低 于 2V。 筆 記 本 專 用 CPU工 作 的 電 壓 更 低 ， 1.2V。 3.2.6 地 址 總 線 寬 度 、 數(shù) 據(jù) 總 線 寬 度 地 址 總 線 寬 度 地 址 總 線 寬 度 決 定 了 CPU可 以 訪 問 的 物 理 地 址 空 間 ，簡 單 地 說 就 是 CPU到 底 能 夠 使 用 多 大 容 量 的 內(nèi) 存 。 對于 32位 地 址 線 的 寬 度 為 ， 最 多 可 以 直 接 訪 問 4096MB（ 4GB） 的 物 理 空 間 。 數(shù) 據(jù) 總 線 寬 度 數(shù) 據(jù) 總 線 負 責(zé) 整 個 系 統(tǒng) 的 數(shù) 據(jù) 流 量 的 大 小 ， 而 數(shù) 據(jù) 總線

19、寬 度 則 決 定 了 CPU與 二 級 高 速 緩 存 、 內(nèi) 存 以 及 輸 入/輸 出 設(shè) 備 之 間 一 次 數(shù) 據(jù) 傳 輸 的 信 息 量 。 3.2.6 地 址 總 線 和 數(shù) 據(jù) 總 線 寬 度地 址 總 線 寬 度 可 訪 問 的 物 理 地 址 空 間 如 ： 32根 地 址 線 的 尋 址 能 力 為 4GB（ 232B）數(shù) 據(jù) 總 線 寬 度 與 二 級 高 速 緩 存 、 內(nèi) 存 和 I/O設(shè) 備 間 一 次 數(shù) 據(jù) 傳 輸 的 位 數(shù)系 統(tǒng) 總 線CPU 內(nèi) 存 接 口外 部 設(shè) 備 接 口外 部 設(shè) 備.28=256210=1K 216=65536=64K220=1

20、M2 30=1G 232=22 230=4G 3.2.7 制 造 工 藝線 寬 芯 片 上 最 基 本 功 能 單 元 （ 門 電 路 ） 的 寬度 ， 也 是 連 線 的 寬 度 ， 目 前 采 用 銅 連 線 。 第 一 代 奔 騰 CPU為 0.35微 米 ， 266Mhz PII和 賽 揚 為 0.25微 米 ， 450Mhz 銅 礦 核 心 的 奔 騰 為 0.18微 米 ， 1.13Ghz Northwood核 心 的 奔 騰 4 CPU為 0.13微 米 Prescott核 心 的 奔 騰 4 CPU為 0.09微 米 sandy bridge CPU為 32納 米 3.3 提

21、高 CPU性 能 的 先 進 技 術(shù) 1. 流 水 線 與 超 標 量 結(jié) 構(gòu)2. 高 速 緩 存3. 擴 展 指 令 集4. 64位 技 術(shù)5. 超 線 程 技 術(shù)6. 多 核 心 技 術(shù) 3.3 提 高 CPU性 能 的 先 進 技 術(shù) 3.3.1 流 水 線 與 超 標 量 結(jié) 構(gòu)指 令 的 執(zhí) 行 過 程 ：1) 取 指 令 IF： 從 內(nèi) 存 讀 取 這 條 指 令 。2) 譯 碼 ID： 將 指 令 翻 譯 成 操 作 命 令 。3) 取 操 作 數(shù) MEM： 從 內(nèi) 存 中 讀 取 執(zhí) 行 該 條 指 令 所需 的 操 作 數(shù) 。4) 執(zhí) 行 指 令 EX： CPU個 部 件 實

22、 際 執(zhí) 行 這 條 指 令 。5) 回 寫 WB： 將 執(zhí) 行 的 結(jié) 果 送 回 內(nèi) 存 或 寄 存 器 中 。 取 指 令 IF 譯 碼 ID 取 操 作 數(shù) MEM 執(zhí) 行 指 令 EX 回 寫 WB一 條 指 令 必 須 在 前 一 條 指 令 的 五 個 步 驟 執(zhí) 行 完后 才 能 執(zhí) 行 下 一 條 指 令 。 流 水 線 （ pipeline）又 稱 管 線 ， 在 486中 首 次 使 用在 CPU中 由 56個 不 同 功 能 的 電 路 單 元 組 成 一 條指 令 處 理 流 水 線 ， 然 后 將 一 條 X86指 令 分 成 56步后 再 由 這 些 電 路 單

23、元 分 別 執(zhí) 行 。這 樣 就 能 實 現(xiàn) 在 一 個 CPU時 鐘 周 期 完 成 一 條 指 令 ，因 此 提 高 CPU的 運 算 速 度目 前 ， CPU的 流 水 線 已 長 達 幾 十 級 流 水 線 指 令 的 執(zhí) 行 過 程指 令 1指 令 2指 令 3指 令 4指 令 5 123456789IF IDIF MEMIDIF EXMEMID IF WBEXMEMIDIF WBEXMEMID WBWBEXMEM WBEX 流 水 線 （ pipeline）流 水 線 的 問 題相 關(guān) 后 面 的 指 令 需 用 前 面 指 令 的 運 行 結(jié) 果 解 決 的 方 法 ： 亂 序

24、執(zhí) 行 在 兩 條 相 關(guān) 指 令 中插 入 不 相 關(guān) 的 指 令轉(zhuǎn) 移 條 件 轉(zhuǎn) 移 解 決 的 方 法 ： 分 支 預(yù) 測 ， 在 沒 有 得 到 結(jié) 果 之 前預(yù) 測 下 一 條 需 執(zhí) 行 的 指 令 ， 目 前 能 達 到 90%以上 的 正 確 率 。 超 標 量 技 術(shù) （ superscalar）Pentium是 Intel家 族 中 最 早 采 用 超 標 量 結(jié) 構(gòu) 的處 理 器超 標 量 （ superscalar） 是 指 在 CPU中 有 一 條 以 上的 流 水 線 ， 并 且 每 時 鐘 周 期 內(nèi) 可 以 完 成 一 條 以上 的 指 令 ， 這 種 設(shè) 計

25、 就 叫 超 標 量 技 術(shù) 。 采 用 超 標 量 技 術(shù) 的 CPU集 成 了 多 個 ALU、 多 個FPU、 多 個 譯 碼 器 ， 以 并 行 處 理 的 方 式 來 提 高性 能 超 標 量 技 術(shù) （ superscalar） 3.3.2 高 速 緩 存 （ Cache） 技 術(shù)CPU的 運 算 速 度 與 主 存 的 讀 寫 速 度 不 匹 配在 CPU與 主 存 間 加 入 容 量 較 小 、 與 CPU速 度 相 當(dāng)?shù)?SRAM（ 靜 態(tài) 存 儲 器 ）Cache儲 存 了 主 內(nèi) 存 的 映 象 ， 通 過 訪 問 Cache 來 完 成 數(shù) 據(jù) 的 讀 寫 。Cache

26、全 部 技 術(shù) 由 硬 件 實 現(xiàn) ， 對 應(yīng) 用 程 序 和 系統(tǒng) 程 序 員 均 透 明 。 1.Cache的 實 現(xiàn) 原 理u對 大 量 典 型 程 序 運 行 情 況 的 分 析 結(jié) 果 表 明 ， 在一 個 較 短 的 時 間 間 隔 內(nèi) ， 由 程 序 產(chǎn) 生 的 地 址 往往 集 中 在 存 儲 器 邏 輯 地 址 空 間 的 很 小 范 圍 內(nèi) 。稱 為 程 序 訪 問 的 局 部 性 。uCache的 工 作 原 理 是 基 于 程 序 訪 問 的 局 部 性 。局 部 性 規(guī) 律 包 括 兩 個 方 面 時 間 局 部 性 ： 如 果 一 個 存 儲 項 被 訪 問 ， 則

27、 可 能該 項 會 很 快 被 再 次 訪 問 。 空 間 局 部 性 ： 如 果 一 個 存 儲 項 被 訪 問 ， 則 該 項及 其 鄰 近 的 項 也 可 能 很 快 被 訪 問 。uInstruction Cache（ 指 令 緩 存 ） 和 Data Cache（ 數(shù) 據(jù) 緩 存 ） Cache的 工 作 原 理 Cache的 命 中 率命 中 率 ： 命 中 的 訪 問 次 數(shù) 和 總 訪 問 次 數(shù) 之 比命 中 時 間 ： 訪 存 Cache的 時 間失 效 率 ： 失 效 的 訪 問 次 數(shù) 和 總 訪 問 次 數(shù) 之 比失 效 時 間 ： 訪 問 存 儲 器 的 時 間 C

28、ache的 容 量大 ： 命 中 率 高 、 命 中 時 間 長當(dāng) 超 過 一 定 值 后 ， 命 中 率 隨 容 量 的 增 加 并 不 會 有明 顯 地 增 長小 ： 命 中 率 低 ； 命 中 時 間 短 。 Cache系 統(tǒng) 須 解 決 的 三 個 問 題1. 定 位 問 題 處 理 器 按 主 存 地 址 訪 問 存 儲 器 通 過 主 存 Cache地 址 映 象 機 構(gòu) 判 定 該 地 址的 存 儲 單 元 是 否 在 Cache中 如 果 在 （ 命 中 ） ， 按 Cache地 址 訪 問 Cache。2. 替 換 問 題 不 命 中 時 ， 要 從 主 存 儲 器 調(diào) 入

29、數(shù) 據(jù) 到 Cache 若 Cache滿 ， 則 按 某 種 算 法 將 Cache中 的 某 一塊 替 換 出 去 ， 并 修 改 有 關(guān) 的 地 址 映 象 關(guān) 系 。 Cache系 統(tǒng) 須 解 決 的 三 個 問 題3. 數(shù) 據(jù) 一 致 性 （ Cache與 主 存 儲 器 數(shù) 據(jù) 一 致 性 ） Cache內(nèi) 的 數(shù) 據(jù) 經(jīng) 過 運 算 后 比 主 存 儲 器 的 數(shù) 據(jù)新 何 時 將 Cache 中 得 到 的 結(jié) 果 寫 到 主 存 儲 器 中 2.Cache的 基 本 結(jié) 構(gòu) 與 地 址 映 象 方 式 Cache通 常 由 相 聯(lián) 存 儲 器 實 現(xiàn)訪 問 相 聯(lián) 存 儲 器

30、時 ， 將 地 址 和 每 一 個 標 簽 進 行比 較 ， 對 標 簽 相 同 的 存 儲 塊 進 行 訪 問 ?？?制 位 塊 地 址標 簽 數(shù) 據(jù) 存 儲 器標 記 存 儲 器 TGA Cache的 地 址 映 象 與 變 換 緩 存 與 RAM之 間 的 數(shù) 據(jù) 是 以 塊 為 基 本 單 位 的 ， 讀 入 的 一串 數(shù) 據(jù) 稱 為 “ block”（ 塊 ） ， 而 每 一 個 這 樣 的 塊 都 會 被裝 入 緩 存 的 被 稱 為 “ 槽 ” block frame”（ 框 架 ） ， 它 是緩 存 的 基 本 組 織 方 式 。 RAM的 組 織 方 式 和 緩 存 的 一

31、樣 ，緩 存 設(shè) 計 的 關(guān) 鍵 是 如 何 在 緩 存 框 架 中 安 排 數(shù) 據(jù) 。 做 到 合理 高 效 的 將 RAM中 的 塊 關(guān) 聯(lián) 到 框 架 中 去 。 也 就 是 地 址 映象 方 式 。 Cache的 組 成 Cache的 地 址 映 象 與 變 換1. 完 全 相 聯(lián) 法 （ 全 相 聯(lián) 映 象 ）主 存 塊 可 映 象 到任 何 Cache塊當(dāng) Cache塊 全 部裝 滿 后 才 會 出 現(xiàn)塊 沖 突命 中 率 高 、 命 中時 間 長 主 存 cache 第 0_0 塊 第 0_1 塊 第 0 塊 第 1 塊 第 0_N-1 塊 第 (M-1)_0 塊 第 N-1 塊

32、 第 (M-1)_1 塊 第 (M-1)_N-1 塊 第 0區(qū) 第 M-1區(qū) 主 存 cache 第 0_0 塊 第 0_1 塊 第 0 塊 第 1 塊 第 0_N-1 塊 第 (M-1)_0 塊 第 N-1 塊 第 (M-1)-1 塊 第 (M_1)_N-1塊 第 0區(qū) 第 M-1區(qū) Cache的 地 址 映 象 與 變 換2. 直 接 映 象 法主 存 塊 映 象 到Cache中 指 定 的 塊任 何 時 候 ， 主 存 中存 儲 單 元 的 數(shù) 據(jù) 只能 調(diào) 入 到 Cache中的 一 個 位 置 ， 這 是固 定 的 ， 若 這 個 位置 已 有 數(shù) 據(jù) ， 則 產(chǎn)生 沖 突 ， 原

33、來 的 塊將 無 條 件 地 被 替 換出 去 。 命 中 率 低 、 命 中 時間 短 。 Cache的 地 址 映 象 與 變 換 主 存 cache 第 0_0 塊 第 0 組 第 0 區(qū) 第 0 組 第 1 組 第 1 組 第 0 組 第 M-1區(qū) 第 1 組 第 0 塊 第 0_N-1 塊 第 (M-1)_0 塊 第 N-1 塊 第 (M-1)(N 1)塊 3. 組 相 聯(lián) 法 （ 組 相 聯(lián) 映 象 ）將 存 儲 空 間 分 成 若 干 組組 采 用 直 接 映 象組 內(nèi) 各 塊 采 用 全 相 聯(lián) 映 象 3.Cache與 DRAM的 存 取 策 略 在 CPU與 主 存 之 間

34、 增 加 了 Cache之 后 ， 便 存 在 數(shù)據(jù) 在 CPU和 Cache及 主 存 之 間 如 何 存 取 的 問 題 。必 須 保 證 Cache與 主 存 的 數(shù) 據(jù) 是 一 樣 的 （ 即 數(shù) 據(jù)存 取 的 一 致 性 ） 。 讀 寫 各 有 2種 方 式 。讀 方 式 ：貫 穿 讀 出 式 (Look Through) 旁 路 讀 出 式 (Look Aside) 寫 方 式 ：寫 回 式 (Copy Back)全 寫 式 (Write Through) 貫 穿 讀 出 式 (Look Through)數(shù) 據(jù) 請 求 先 送 到 Cache， 不 命 中 再 將 數(shù) 據(jù) 請 求傳

35、 給 主 存 。降 低 了 對 主 存 的 訪 問 次 數(shù) ， 但 延 遲 了 對 主 存 的訪 問 時 間 。 系 統(tǒng) 總 線 處 理 器 外 設(shè) cacheRAM 主 存 DRAM I/O控 制 器主 存控 制 器cache控 制 器 旁 路 讀 出 式 (Look Aside)同 時 向 Cache和 主 存 發(fā) 出 請 求 ， 命 中 后 切 斷 對主 存 的 請 求對 主 存 訪 問 無 延 遲 ， 但 占 用 總 線 。 系 統(tǒng) 總 線 處 理 器 外 設(shè)cacheRAM 主 存DRAM I/O控 制 器主 存控 制 器cache控 制 器 cache命 中 寫 回 式 (Copy

36、 Back)寫 操 作 時 信 息 只 寫 入 Cache， 當(dāng) 替 換 時 才 將 改寫 過 的 Cache塊 送 回 主 存 。復(fù) 雜 ， 數(shù) 據(jù) 一 致 性 的 問 題 ， 效 率 高 系 統(tǒng) 總 線處 理 器 外 設(shè)cacheRAM 主 存DRAM I/O控 制 器主 存控 制 器cache控 制 器 全 寫 式 (Write Through)寫 操 作 時 ， 信 息 同 時 寫 入 Cache和 主 存 。簡 單 ， 寫 主 存 速 度 低 、 占 用 總 線 ， 效 率 低 。 系 統(tǒng) 總 線處 理 器 外 設(shè)cacheRAM 主 存DRAM I/O控 制 器主 存控 制 器ca

37、che控 制 器 4.Cache的 替 換 策 略先 進 先 出 （ First In First Out， FIFO）依 據(jù) 是 數(shù) 據(jù) 在 Cache中 的 時 間 ， 而 不 是 其 在Cache中 的 使 用 情 況最 不 經(jīng) 常 使 用 （ Least Frequency Used， LFU）被 替 換 的 是 兩 次 替 換 間 隔 內(nèi) CPU訪 問 次 數(shù) 最 少 的 。近 期 最 少 使 用 （ Least Recently Used， LRU） ，替 換 在 近 段 時 間 里 ， 被 CPU訪 問 次 數(shù) 最 少 的 ，是 LFU的 拓 寬 ， 目 前 最 優(yōu) 秀 的 。

38、5.Cache的 分 級 體 系 設(shè) 計 5.Cache的 分 級 體 系 設(shè) 計L1 Cache為 內(nèi) 置 （ 即 在 CPU內(nèi) 部 ） 一 般 采 用SRAM， 容 量 有 加 大 的 趨 勢 。L2 Cache有 內(nèi) 置 和 外 置 兩 種 ， 內(nèi) 置 與 CPU同 步工 作 ， 外 置 一 般 與 CPU實 現(xiàn) 緊 密 耦 合 ， 如 果CPU與 L2 Cache集 成 在 單 芯 片 上 ， 的 耦 合 效 果可 能 更 佳 。如 CPU內(nèi) 已 有 L1和 L2 Cache， 主 板 上 的 稱 為L3 Cache。 5.Cache的 分 級 體 系 設(shè) 計80%16%4% PC中

39、的 Cache技 術(shù) 的 實 現(xiàn)CPU L1cache L2cache L3cache cache 主 存 儲 器8088 無 無 無 無 dram80286 無 無 無 無 dram80386dx 外 部 sram 無 無 sram dram80486dx 內(nèi) 部 8kb 外 部 sram 無 sram drampentium 內(nèi) 部 8kb+8kb 外 部 sram 無 sram dramP mmx 內(nèi) 部 16kb+16kb 外 部 sram 無 sram dramp /p 內(nèi) 部 16kb+16kb 卡 上 封 裝 512kb 1mb 無 sram dram AMD毒 龍 128kb

40、64kb 無 sram dramAMD雷 鳥 128kb 256kb 無 sram dram P 8KB數(shù) 據(jù) 緩 存 2KB指 令緩 存 Trace Cache） 256KB（ 256bit/時 鐘 周 期 ） 無 sram dram 3.3.4 擴 展 指 令 集從 P MMX開 始 ， Intel和 AMD的 處 理 器 在 X86指令 集 的 基 礎(chǔ) 上 各 自 開 發(fā) 了 擴 展 指 令 集 。包 含 對 多 媒 體 、 3D處 理 等 方 面 的 支 持需 有 必 要 的 軟 件 支 持 1. MMX技 術(shù)v是 SIMD 技 術(shù) 在 奔 騰 的 具 體 實 現(xiàn)v向 下 兼 容 與

41、已 有 的 操 作 系 統(tǒng) 和 軟 件v處 理 定 點 數(shù) 據(jù)vMMX技 術(shù) 核 心4種 新 的 數(shù) 據(jù) 類 型8個 64位 寬 的 MMX寄 存 器57條 新 指 令 MMX技 術(shù) 的 主 要 特 點1. “SIMD”型 指 令 一 條 指 令 可 處 理 多 個 數(shù) 據(jù)2.“飽 和 運 算 ” 當(dāng) 運 算 結(jié) 果 超 出 最 大 值 時 按 最 大 值 運 算當(dāng) 運 算 結(jié) 果 低 于 最 小 值 時 按 最 小 值 運 算3.“積 和 運 算 ” 執(zhí) 行 ： 乘 法 運 算 +加 法 運 算 MMX的 SIMDX=(1, 2, 3, 5, 8, 9, 0, 5)Y=(1, 2, 3, 5

42、, 8, 9, 5, 7)Z=(2, 4, 6, 10,16,18,5,12)+ + + + + + + + 8個 加 法 器 MMX的 “ 飽 和 運 算 ”原 信 號 波 形(無 符 號 數(shù) )原 信 號 波 形 經(jīng) 過非 飽 和 運 算 放 大原 信 號 波 形 經(jīng) 過飽 和 運 算 放 大 MMX的 “ 積 和 運 算 ”63 48 47 32 31 16 15 0 a0a1a2a3 b0b1b2b3 b0a0 b1a1 b2a2 b3a3 + + 3. “3D NOW!”技 術(shù)1998年 AMD公 司 推 出第 一 種 3D 加 速 指 令 集 ， 21條 指 令“ SIMD”單 指

43、 令 流 ， 多 數(shù) 據(jù) 流加 速 對 象 是 的 浮 點 運 算 主 要 針 對 三 維 建 模 、 坐 標 變 換 和 效 果 渲 染 等Enhanced 3DNow!指 令 集K6 2 CPU是 第 一 款 集 成 3D Now！ 指 令 集 的 CPU 芯 片 ， 其 性 能 甚 至 超 過 了 奔 騰 二 代 ， 但 要 達 到如 此 效 果 必 須 要 在 應(yīng) 用 程 序 、 接 口 程 序 、 和 顯示 驅(qū) 動 程 序 中 ， 至 少 有 一 個 針 對 3D Now！ 進 行優(yōu) 化 。 4. SSE技 術(shù)Intel 1999年 推 出 SSE， 最 先 運 用 于 P III系

44、 列提 高 處 理 器 浮 點 性 能 提 升 圖 像 處 理 、 浮 點 運 算 、 3D運 算 、 多 媒 體 處理 等 應(yīng) 用 能 力與 3DNow!不 兼 容包 含 了 3DNow!中 的 絕 大 部 分 功 能 ， 從 軟 件 實際 運 行 效 果 來 看 SSE比 3D Now！ 更 勝 一 籌 。 4. SSE2和 SSE3指 令 集SSE2和 SSE3指 令 集 主 要 用 于 Pentium 4系 列 處 理 器 上 。SSE2包 含 了 144條 指 令 ， 由 兩 個 部 分 組 ： SSE部 分 和 MMX部 分 。 SSE部 分 主 要 負 責(zé) 處 理 浮 點 數(shù) ，

45、 而 MMX部 分 則 專 門 計 算 整 數(shù) 。SSE2的 寄 存 器 容 量 是 MMX寄 存 器 的 兩 倍 ， 寄 存 器 存 儲 數(shù)據(jù) 也 增 加 了 兩 倍 。 在 指 令 處 理 速 度 保 持 不 變 的 情 況 下 ，通 過 SSE2優(yōu) 化 后 的 程 序 和 軟 件 運 行 速 度 也 能 夠 提 高 兩 倍。 由 于 SSE2指 令 集 與 MMX指 令 集 相 兼 容 ， 因 此 被 MMX優(yōu) 化過 的 程 序 很 容 易 被 SSE2再 進 行 更 深 層 次 的 優(yōu) 化 ， 達 到 更好 的 運 行 效 果 。 SSE2和 SSE3指 令 集SSE3指 令 是 目

46、前 規(guī) 模 最 小 的 指 令 集 ， 它 只 有 13條指 令 。它 共 劃 分 為 五 個 應(yīng) 運 層 ，數(shù) 據(jù) 傳 輸 命 令數(shù) 據(jù) 處 理 命 令特 殊 處 理 命 令優(yōu) 化 命 令超 線 程 性 能 增 強其 中 超 線 程 性 能 增 強 是 一 種 全 新 的 指 令 集 ， 它 可以 提 升 處 理 器 的 超 線 程 的 處 理 能 力 ， 大 大 簡 化 了超 線 程 的 數(shù) 據(jù) 處 理 過 程 ， 使 處 理 器 能 夠 更 加 快 速的 進 行 并 行 數(shù) 據(jù) 處 理 。 4. SSE2和 SSE3技 術(shù)SSE2和 SSE3指 令 集 主 要 用 于 P 4系 列SSE

47、2包 括 ： SSE和 MMXSSE3劃 分 為 五 個 應(yīng) 運 層數(shù) 據(jù) 傳 輸 命 令數(shù) 據(jù) 處 理 命 令特 殊 處 理 命 令優(yōu) 化 命 令超 線 程 性 能 增 強超 線 程 性 能 增 強 是 一 種 全 新 的 指 令 集 ， 它 可 以 提升 處 理 器 的 超 線 程 的 處 理 能 力 ， 大 大 簡 化 超 線程 的 數(shù) 據(jù) 處 理 過 程 ， 使 處 理 器 能 更 加 快 速 地 進行 并 行 數(shù) 據(jù) 處 理 。 3.3.5 64位 體 系在 現(xiàn) 在 的 處 理 器 市 場 上 ， 64位 技 術(shù) 已 經(jīng) 開 始 普 及起 來 。使 用 64位 技 術(shù) 運 算 有 兩

48、 大 優(yōu) 點 ：可 以 進 行 更 大 范 圍 的 整 數(shù) 運 算支 持 更 大 容 量 的 內(nèi) 存 。但 是 要 注 意 的 是 ， 不 要 看 表 面 64 位 是 32位 兩 倍， 就 簡 單 的 認 為 64位 處 理 器 的 性 能 是 32位 處 理 器性 能 的 兩 倍 。 64位 處 理 器 模 型 （ 黑 色 代 表 指 令 、 白 色代 表 數(shù) 據(jù) 、 灰 色 為 數(shù) 據(jù) 通 道 ） AMD 64位 技 術(shù)AMD處 理 器 的 64位 技 術(shù) 稱 為 X86-64在 X86指 令 集 的 基 礎(chǔ) 上 加 入 了 X86-64的 64位 擴 展 X86指 令 集 ，這 就 使

49、 得 AMD處 理 器 可 兼 容 原 來 的 32位 的 X86軟 件 ， 并 同 時支 持 X86-64的 擴 展 64位 計 算 ， 并 且 具 有 64位 的 尋 址 能 力 ， 使得 它 成 為 真 正 的 64位 X86構(gòu) 架 處 理 器 。在 采 用 X86-64架 構(gòu) 的 Athlon64處 理 器 中 ， X86-64指 令 集中 新 增 了 幾 組 處 理 器 寄 存 器 ， 它 能 夠 提 供 更 加 快 速 的 執(zhí)行 效 率 。 Intel 64位 技 術(shù)Intel的 64位 技 術(shù) 稱 為 EM64TEM64T全 稱 Extended Memory 64 Techno

50、logy， 即 擴 展 64bit內(nèi)存 技 術(shù) 。 EM64T是 Intel IA-32架 構(gòu) 的 擴 展 ， 即 IA-32e（ Intel Architectur-32 extension） 。 IA-32處 理 器 通 過 附 加 EM64T技 術(shù) ， 便 可 在 兼 容 IA-32軟 件 的 情 況 下 ， 允 許 軟 件 利 用 更 多 的內(nèi) 存 地 址 空 間 ， 并 且 允 許 軟 件 進 行 32 bit線 性 地 址 寫 入 。EM64T特 別 強 調(diào) 的 是 對 32 bit和 64 bit的 兼 容 性 。Intel為 支 持 EM64T技 術(shù) 的 處 理 器 設(shè) 計 了

51、 兩 大 模 式 ： 傳 統(tǒng)IA-32模 式 （ legacy IA-32 mode） 和 IA-32e擴 展 模 式 （IA-32e mode） 。Intel純 64位 技 術(shù) IA-64安 騰 處 理 器 ， 服 務(wù) 器 專 用 3.3.6 超 線 程 技 術(shù) 什 么 是 線 程 及 工 作 原 理 ? 當(dāng) 你 運 行 程 序 或 對 程 序 進 行 輸 入 時 ， 程 序 便 把 線 程 發(fā) 送到 CPU來 告 訴 CPU怎 樣 響 應(yīng) 輸 入 。 當(dāng) 我 們 雙 擊 鼠 標 打 開Word 文 檔 ， CPU就 會 發(fā) 送 一 套 指 令 來 執(zhí) 行 相 關(guān) 操 作 。 對于 CPU來

52、 說 ， 一 個 線 程 是 必 須 執(zhí) 行 的 指 令 集 合 。 電 腦 能 夠 遞 增 處 理 每 個 指 令 ， 一 直 到 處 理 完 一 個 線 程 為止 。 在 線 程 執(zhí) 行 以 后 ， 電 腦 就 會 重 新 讀 入 下 個 要 執(zhí) 行 的指 令 位 置 。 不 同 線 程 可 以 彼 此 相 互 中 斷 ， 即 強 迫 CPU把電 腦 上 當(dāng) 前 處 理 的 結(jié) 算 結(jié) 果 儲 存 在 堆 棧 里 。 而 這 樣 造 成的 缺 陷 就 是 CPU每 次 只 能 處 理 一 個 線 程 。 超 線 程 技 術(shù) 超 線 程 技 術(shù) 是 Intel為 了 彌 補 傳 統(tǒng) 處 理

53、器 在 執(zhí) 行 單 元 效 能 上 的 利用 率 不 足 而 開 發(fā) 的 一 項 全 新 技 術(shù) 。 帶 有 超 線 程 技 術(shù) 的 CPU上 ， 每 個 邏 輯 處 理 器 帶 有 自 身 的 寄 存 器 。CPU將 由 兩 個 邏 輯 處 理 器 輪 流 進 行 指 令 取 數(shù) /解 碼 并 嘗 試 同 時 執(zhí) 行兩 個 線 程 ， 因 此 解 決 了 CPU執(zhí) 行 單 元 利 用 率 低 下 的 問 題 。 在 運 行針 對 超 線 程 技 術(shù) 做 過 優(yōu) 化 的 操 作 系 統(tǒng) 及 軟 件 時 ， CPU的 處 理 能 力將 有 30%以 上 的 提 高 。 超 線 程 技 術(shù) 簡 而

54、 言 之 ， 超 線 程 就 是 讓 操 作 系 統(tǒng) 相 信 你 有 兩 個處 理 器 ， 也 就 是 一 個 CPU當(dāng) 兩 個 用 的 技 術(shù) 。 要 實現(xiàn) 超 線 程 技 術(shù) 需 要 具 備 三 個 條 件 。 1.處 理 器 支 持 （ P4） ； 2.主 板 支 持 ， 包 括 老 主 板 升 級 BIOS支 持 ； 3.操 作 系 統(tǒng) 支 持 （ Windows XP能 很 好 支 持 ， Windows 2K也 可 支 持 ， Windows 98， Windows NT不 支 持 ） 。 3.3.7 多 核 心 技 術(shù) 兩 個 或 多 個 獨 立 運 行 的 內(nèi) 核 集 成 于

55、同 一 個 處 理 器 上 面 。 雙 核 處 理 器 =一 個 處 理 器 上 包 含 2個 內(nèi) 核 多 核 處 理 器 = 一 個 處 理 器 上 包 含 2個 或 多 個 內(nèi) 核 為 什 么 要 采 用 多 核 技 術(shù) ？ 最 終 目 標 : 提 升 用 戶 的 體 驗 摩 爾 定 律 不 斷 發(fā) 展 和 改 進 處 理 器 的 性 能 最 大 限 度 地 利 用 越 來 越 多 的 晶 體 管 實 現(xiàn) 最 優(yōu) 的 價 值 縮 減 處 理 時 間 ， 提 高 計 算 能 力 開 發(fā) 平 臺 的 新 特 性 和 新 功 能 通 過 并 行 方 式 改 進 處 理 器 的 性 能 多 核 技

56、 術(shù) 的 發(fā) 展 3.3.7 多 核 心 技 術(shù) 雙 核 心是 CMP（ Chip Multi Processors， 單 芯 片 多 處 理器 ） 中 最 基 本 、 最 簡 單 、 最 容 易 實 現(xiàn) 的 一 種 類型雙 核 ： 在 一 塊 CPU基 板 上 集 成 兩 個 處 理 器 核 心 ，并 通 過 并 行 總 線 將 各 處 理 器 核 心 連 接 起 來 。雙 線 程 ： 處 理 器 的 運 行 起 來 象 是 一 個 雙 處 理 器架 構(gòu) ， 但 實 際 上 只 是 一 個 單 處 理 器 架 構(gòu) 。軟 件 必 須 進 行 專 門 的 設(shè) 計 才 能 夠 充 分 利 用 多

57、個核 心 雙 核 技 術(shù) VS. 超 線 程 技 術(shù) 雙 核 是 真 正 意 義 上 的 雙 處 理 器 不 會 發(fā) 生 資 源 沖 突 每 個 線 程 擁 有 自 己 的 緩 存 、 寄 存 器 和 運 算 器 一 個 3.2GHz Smithfiled在 性 能 上 并 非 等 同 于 3.2GHz P4 with HT 的 2倍 HT使 處 理 器 的 性 能 至 少 提 升 了 1/3 雙 核 的 性 能 相 當(dāng) 于 2塊 non-HT 處 理 器 雙 核 技 術(shù) 與 HT技 術(shù) 在 性 能 上 的 對 比 Ex 1: 兩 個 floating point線 程 (Smithfield

58、 client) 每 個 線 程 擁 有 自 己 的 FPU,沒 有 資 源 沖 突 盡 管 性 能 上 沒 有 提 升 太 多 ， 但 仍 然 優(yōu) 于 HT Ex 2: 一 個 integer線 程 與 一 個 floating point線 程 性 能 大 幅 度 提 升 沒 有 資 源 沖 突 Single core , With HT ( Eg. Pentium 4 Processor With HT )Integer and Floating Point ThreadsL2 Cache and ControlL2 Cache Control L1 D-Cache and D-TLBS

59、chedulers IntegerTrace Cache Rename/Alloc uop QueuesBTBuCodeROM 3 3DecoderBTB & I-TLB Floating Point2 threads can be executed at the same time (per processor) if theyre not competing for the same execution resource Single core , With HT( Eg. Pentium 4 Processor with HT )Two Floating Point ThreadsL2

60、Cache and ControlL2 Cache Control L1 D-Cache and D-TLBSchedulers IntegerTrace Cache Rename/Alloc uop QueuesBTBuCodeROM 3 3DecoderBTB & I-TLB Floating Point2 threads CANNOT be executed at the same time (per processor) if theyre competing for the same execution resource (eg. 2 floating point threads i

61、n a P4P architecture) Dual core , Without HT( Eg. Pentium D Processor )Two Floating Point ThreadsL2 Cache and ControlL2 Cache a d Control L1 D-Cache and D-TLBSchedulers IntegerTrace Cache Rename/Alloc uop QueuesBTBuCodeROM 3 3DecoderBTB & I-TLB Floating PointL2 Cache and ControlL2 Cache a d Control

62、L1 D-Cache and D-TLBSchedulers IntegerTrace Cache Rename/Alloc uop QueuesBTB uCodeROM 3 3DecoderBTB & I-TLB Floating Point Even 2 floating pointthreads can be executedat the same time now(per processor) as there are multiple floating point execution units Dual core , With HT( Eg. Dual Core Pentium P

63、rocessor Extreme Edition )Supports HTMultiple Integer and Floating Point ThreadsL2 Cache and ControlL2 Cache a d Control L1 D-Cache and D-TLBSchedulers IntegerTrace Cache Rename/Alloc uop QueuesBTBuCodeROM 3 3DecoderBTB & I-TLB Floating PointL2 Cache and ControlL2 Cache a d Control L1 D-Cache and D-

64、TLBSchedulers IntegerTrace Cache Rename/Alloc uop QueuesBTB uCodeROM 3 3DecoderBTB & I-TLB Floating Point With dual core & HT together, maximum # of threads that can be executed at a time is 4 per processor 多 核 技 術(shù) 與 超 線 程 技 術(shù) 的 結(jié) 合Dual Core with Hyper-Threading4 threads/socket Dual Core2 threads/so

65、cket 3.3.7 多 核 心 技 術(shù) 四 核 心 3.3.7 多 核 心 技 術(shù) 四 核 心 3.3.7 多 核 心 技 術(shù) 四 核 心 迅 馳 （ Centrino） 移 動 計 算 技 術(shù) 2003年 ， Intel正 式 宣 布 推 出Centrino Mobile迅 馳 移 動 計算 技 術(shù) 構(gòu) 使 筆 記 本 更 輕 、 更 薄 、 更省 電 、 功 能 更 強不 只 是 一 個 CPU， 是 一 套 具 備無 線 技 術(shù) 網(wǎng) 絡(luò) 的 移 動 系 統(tǒng) !一 個 微 處 理 器相 關(guān) 的 芯 片 組802.11(Wi-Fi)無 線 網(wǎng) 卡 酷 睿 2處 理 器 移 動 版 本 平

66、臺 2006的 迅 馳 平 臺 迅 馳 （ Centrino） 移 動 計 算 技 術(shù) 2010起 ， 迅 馳 將 逐 漸 退 出 業(yè) 界 ， 取 而代 之 的 是 SNB平 臺 i系 列 3.4 CPU的 封 裝 與 接 口 類 型3.4.1 CPU的 封 裝封 裝 是 集 成 電 路 芯 片 的 外 殼 ， 是 制 造 的 最 后 一 步也 是 最 關(guān) 鍵 的 一 步 。作 用安 放 、 固 定 、 密 封 、 保 護 芯 片 和 增 強 導(dǎo) 熱 性與 外 部 電 路 的 連 接 ， 因 為 芯 片 必 須 與 外 界 隔 離 ，以 防 止 空 氣 中 的 雜 質(zhì) 對 芯 片 電 路 的 腐 蝕 而 造 成電 氣 性 能 下 降封 裝 材 料Organic有 機Ceramic陶 瓷Plastic塑 料 3.4.1 CPU的 封 裝DIP（ Dual In-line Package雙 列 直 插 封 裝 ） 3.4.1 CPU的 封 裝 LCC（ Leaded Chip Carrier引 線 芯 片 載 體 封 裝 ） 3.4.1 CPU的 封 裝QFP（ Quad Flat Pac