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1、單擊此處編輯母版標題樣式,單擊此處編輯母版文本樣式,第二級,第三級,第四級,第五級,*,主要內(nèi)容,SR,鎖存器（基本觸發(fā)器）,電平觸發(fā)的觸發(fā)器（同步觸發(fā)器）,脈沖觸發(fā)的觸發(fā)器（主從觸發(fā)器）,邊沿觸發(fā)的觸發(fā)器,第五章 觸發(fā)器,（Flip-Flop),5.1 概述,1.什么是觸發(fā)器?,具有記憶功能的基本邏輯單元，能存儲一位二值信號的電路，全稱：雙穩(wěn)態(tài)觸發(fā)器（,FlipFlop,），簡寫,FF,。是構成數(shù)字系統(tǒng)的另一種基本邏輯單元。,2.,FF,的特點,1)具有兩個穩(wěn)定的狀態(tài)0狀態(tài)和1狀態(tài),如何表示存0、存1？,FF在0狀態(tài)存0；在1狀態(tài)存1。,2)在輸入信號（圖5-1）作用下建立狀態(tài)，,輸入信號撤

2、離后，建立的狀態(tài)能保留下來。,FF,輸入,信號,時鐘,信號,圖 5-1,3.FF按有無時鐘信號的分類,基本FF：無時鐘信號；,時鐘FF：有時鐘信號。,（輸入信號決定FF建立何種狀態(tài)，時鐘信號決定FF在何時建立狀態(tài)）,以下按觸發(fā)器的電路結構、觸發(fā)方式、邏輯功能分別進行介紹。,如何控制存0、存1？,在外信號觸發(fā)下兩個狀態(tài)可以互換（稱翻轉）,5.2 SR,鎖存器,SR,鎖存器:各種觸發(fā)器電路的基本組成部分，又叫,基本FF。,電路結構,:,由兩個門電路交叉連接而成。,用與非門組成的鎖存器,_,_,R S,Q,Q,邏輯符號,_,_,G,G,Q,1,2,R,D,S,D,Q,2是否具有觸發(fā)器的特點,具有自鎖

3、的功能，能夠存,0,、存,1,自鎖：電路利用輸出電平作為反饋信號，再將輸,出鎖定在該電平上。,不去打擾,S,D,=1,，,R,D,=1,一上電：,Q,和,Q,的狀態(tài)是隨機的，但是穩(wěn)定的。,_,_,G,G,Q,1,2,R,D,S,D,Q,在輸入信號作用下能否建立,狀態(tài)？,能,_,_,G,G,Q,1,2,R,D,S,D,Q,3.邏輯功能,_,_,定義：,Q,：FF,的初始狀態(tài)（現(xiàn)態(tài)）,Q,*,：FF,加了輸入信號以后的狀態(tài)（次態(tài)）,Q=1，Q,=0：“1”,狀態(tài),Q=0，Q,=1：“0”,狀態(tài),Q*,R,D,S,D,功能,Q,功能表,0 1,置0,0,0,0,1,1 0,置1,1,1,0,1,1

4、1,0,1,保持,0,1,0 0,0,1,信號同時撤，不定,1,*,1,*,Q*,R,D,S,D,功能,Q,功能表,0 1,置0,0,0,0,1,1 0,置1,1,1,0,1,1 1,0,1,保持,0,1,0 0,0,1,信號同時撤，不定,1,1,t,pd,t,pd,_,_,G,G,Q,1,2,R,D,S,D,Q,_,_,S,D,2t,pd,可建立1狀態(tài)，S,D,稱為置1輸入端，低電平有效,R,D,2t,pd,可建立0狀態(tài)，R,D,稱為置0輸入端，低電平有效,R,D,、S,D,的0狀態(tài)同時消失以后狀態(tài)不定。,說明：,4.波形分析,例,4.1.1,在用與非門組成的,SR,鎖存器中，,設初始狀態(tài)為

5、0,，已知輸入,R,D,、S,D,的波形圖，試畫出兩輸出端的波形圖。(忽略門電路的傳輸延遲時間),Q,0,0,0,0,1,1,1,1,1,1,1,1,1,1,0,0,1,1,1,1,R,D,S,D,Q,*,R,D,S,D,功能,Q,功能表,0 1,置0,0,0,0,1,1 0,置1,1,1,0,1,1 1,0,1,保持,0,1,0,1,信號同時撤，不定,1,1,0 0,Q,5.3 時鐘觸發(fā)器,時鐘觸發(fā)器按,邏輯功能,分類：,SR,觸發(fā)器、,D,觸發(fā)器、,T,觸發(fā)器、,T,觸發(fā)器、,JK,觸發(fā)器。,（1）,SR,觸發(fā)器,Q,FF,時鐘信號,CLK,輸入信號決定觸發(fā)器建立何狀態(tài),CLK,決定,FF

6、,在何時建立狀態(tài),1.時鐘觸發(fā)器,Q,輸入信號,功能表,S R,Q*,功 能,0 0,Q,0,1,0 1,1 0,1 1,保持,置“0”,置“1”,不定,S R Q,Q*,0 0 0,0 0 1,0 1 0,0 1 1,1 0 0,1 0 1,1 1 0,1 1 1,0,1,0,0,1,1,真值表,0,1,0,0,1,1,00 01 11 10,0,1,S,RQ,Q*,（約束條件，表示S和R不能同時為“1”）,Q*=S+R,Q,（2）D觸發(fā)器,D,Q*,0,1,0,1,Q*=D,（3）T觸發(fā)器,T,Q*,0,1,Q,Q,Q*=TQ,+T,Q,（4）T,觸發(fā)器,（無輸入信號）,Q*=Q,（只具有

7、翻轉功能）,（5）JK觸發(fā)器,J K,Q*,功能,0 0,Q,保持,0 置 0,1 置 1,Q,翻轉,0 1,1 0,1 1,Q*=JQ,+K,Q,0,1,1,0,0 1,0,1,T,Q,Q*,3.時鐘觸發(fā)器按電路的,結構,分類,電平觸發(fā)的FF,脈沖觸發(fā)的FF,邊沿觸發(fā)的FF,利用,CMOS,傳輸門的邊沿FF,利用傳輸延遲時間的邊沿FF,維阻,FF,結構形式,SR,鎖存器,+,控制門,（同步,SR,觸發(fā)器）,CLK=0，門G,3,，G,4,關；,CLK=1，門G,3,，G,4,開，使FF建立,狀態(tài)。,從而可以看出，,S、R,信號受,CLK,控制，就意味著,S、R,與,CLK,同步。,5.3.1

8、,電平觸發(fā)的觸發(fā)器,_,_,G,G,Q,1,2,Q,R CLK S,G,3,G,4,2.觸發(fā)方式,觸發(fā)器接收信號，建立狀態(tài)所采用的方式，稱為,觸發(fā)方式,。,高電平觸發(fā)：CLK=高電平期間，F(xiàn)F接收信,號并建立狀態(tài)；,低電平觸發(fā)：CLK=低電平期間，F(xiàn)F接收信,號并建立狀態(tài)。,電平,觸發(fā),G,G,Q,1,2,Q,R CLK S,G,3,G,4,（1）電平觸發(fā),SR,觸發(fā)器,CLK S R,Q*,1 0 0,Q,0,1,“11”,1 0 1,1 1 0,1 1 1,功能表,高電平觸發(fā)：,CLK,線根上不打圈,低電平觸發(fā)：,CLK,線根上打圈,C1,控制所有標注1的輸入端,G,G,Q,1,2,Q,R

9、 CLK S,G,3,G,4,Q,1S,1R,C1,R CLK S,Q,（約束條件，表示S和,R,不能同時為“1”）,Q*=S+R,Q,3.能構成何種功能觸發(fā)器,（2）電平觸發(fā)的D觸發(fā)器,CLK D,Q*,1 0,1 1,0,1,功能表,Q*=D,_,_,G,G,Q,1,2,Q,D CLK,G,3,G,4,（3）能否構成,T、T、JK FF,（3種FF都具有翻轉功能）,加兩根反饋線可使FF翻轉,因構成T,觸發(fā)器時存在空翻 現(xiàn)象，故同步FF,不能構成具有翻轉,功能的FF。,要消除空翻現(xiàn)象，必須改變FF的觸發(fā)方式，,因觸發(fā)方式由電路結構決定，,故改變觸發(fā)方式意味著要改變FF的電路結構，即要采用新的

10、電路結構形式。,G,G,Q,1,2,Q,R CLK S,G,3,G,4,假設初態(tài)Q=1，在CLK1期間，Q：101,形成空翻,4.觸發(fā)器的同步輸入端和異步輸入端,異步輸入端：指的是輸入端對FF的,作用不與CLK同步。,功能：S,D,=0，R,D,=1置1,S,D,=1，R,D,=0置0,S,D,=1，R,D,=1FF 狀態(tài)由FF的同步輸入端決定,S,D,=0，R,D,=0不允許出現(xiàn),邏輯符號,G,G,Q,1,2,R,S,CLK,3,G,4,G,Q,R,D,S,D,S,D,稱為異步置位（置1）端,R,D,稱為異步復位（置0）端,Q,Q,1S,1R,C1,CLK,R,S,R,D,S,R,S,D,5

11、.,畫出同步,RS,觸發(fā)器的波形圖,已知同步,RS,觸發(fā)器的輸入波形，畫出輸出波形圖，假定其初態(tài)為0。,S,R,CLK,CLK S R,Q*,1 0 0,Q,0,1,“11”,1 0 1,1 1 0,1 1 1,功能表,S,D,R,D,Q,Q,1S,1R,C1,CLK,R,S,R,D,S,R,S,D,1.主從SR觸發(fā)器,1）結構形式,兩個電平觸發(fā)的,SR,觸發(fā)器串聯(lián),主從觸發(fā)器的觸發(fā)翻轉分為,兩個節(jié)拍：,當,CLK,1,時，,CLK,0,，“從”保持,“,主”工作，接收,R,、,S,端的輸入信號。,2）工作原理,克服空翻,FF,接收信號、建立狀態(tài)分兩步完成：,接收信號時不建立狀態(tài)，建立狀態(tài)時,

12、不接收信號。,5.3.2,脈沖觸發(fā)的觸發(fā)器,主從SR觸發(fā)器,_,_,G,G,Q,1,2,Q,G,3,G,4,_,_,G,5,G,6,S CLK R,G,7,G,8,主,觸,發(fā),器,從,觸,發(fā),器,Q,m,Q,m,主從SR觸發(fā)器,當,CLK,時，即,CLK,=0,、,CLK,1,“,主,”,保持，不再接收,R,、,S,信號；,“,從”工作，接收主觸發(fā)器輸出端的狀態(tài)。,R,CLK,S,FF1,Q,1R,1S,C1,從觸發(fā)器,1R,1S,C1,主觸發(fā)器,FF2,Q,（3）觸發(fā)方式,主觸發(fā)：,FF在CLK=1時，,主FF接收信號。,從觸發(fā)器：,在CLK,下降沿,時，,從FF建立狀態(tài)。,（4）主從SR觸

13、發(fā)器邏輯符號,Q,1R,C1,1S,CLK,S,R,Q,說明：,主從FF在邊沿時狀態(tài)發(fā)生改變，但在CLK=1期間都能接受信號。,因此從FF的狀態(tài)不一定按邊沿時輸入信號的狀態(tài)來確定。,2.畫主從SR觸發(fā)器的波形圖（設初態(tài)為0）,CLK,1,2,3,4,S,R,Q,Q,Q*=S+R,Q,CLK S R,Q*,0 0,Q,0,1,“11”,0 1,1 0,1 1,功能表,主從SR觸發(fā)器,_,_,G,G,Q,1,2,Q,G,3,G,4,_,_,G,5,G,6,S CLK R,G,7,G,8,主,觸,發(fā),器,從,觸,發(fā),器,Q,m,Q,m,S,R,Q,m,Q,m,因主從FF克服了空翻的現(xiàn)象，故用主從結構

14、FF能構成各種功能的FF。,主從JK觸發(fā)器,K,CLK,J,FF1,Q,1R,1S,C1,從觸發(fā)器,1R,1S,C1,主觸發(fā)器,FF2,Q,主從SR觸發(fā)器的缺點：,使用時有約束條件,RS=0,(1)電路結構,為此，將觸發(fā)器的,兩個互補的輸出端信號，通過兩根反饋線分別引到輸入端,，與J、K信號“相與”之后，接入R、S輸入端，這樣就構成了JK觸發(fā)器。,3.主從JK觸發(fā)器,Q,1K,C1,1J,CLK,J,K,Q,(2)邏輯符號,說明：,在使用主從結構的觸發(fā)器時，,只有在CLK1的全部時間里輸入信號始終未變的情況下，用CLK下降沿到達時的輸入信號決定觸發(fā)器的次態(tài)才肯定是對的。,否則，必須考慮CLK=

15、1期間輸入狀態(tài)的全部變化過程，才能確定CLK下降沿時觸發(fā)器的次態(tài)。,所以主從結構的觸發(fā)器的可靠性不高。,5.3.3 邊沿觸發(fā)器,克服空翻的思想,將主從,FF,接收信號、建立狀態(tài)都挪到,CLK,的一個邊沿，從,而將電平觸發(fā)改變?yōu)檫呇赜|發(fā)，可以提高觸發(fā)器的可靠性，,增強抗干擾能力。,思想的實現(xiàn),以,CLK,的上升沿為例：,主要解決：在,CLK=1,期間不使,FF,接收信號，封鎖,FF,的輸入通道。,由于克服了空翻，所以能構成各種功能的邊沿觸發(fā)器。,1.用兩個電平觸發(fā)D觸發(fā)器組成的邊沿觸發(fā)器,D,CLK,FF,2,Q,1D,C1,從FF,1D,C1,主FF,FF,1,Q,Q,1,TG,3,TG,4,

16、C,C,C,C,G,3,G,4,TG,1,TG,2,C,C,C,C,G,1,G,2,D,Q,Q,FF,2,FF,1,（1）電路結構,Q,1,Q,1,CLK,C,C,CLK,C,C,（2）工作原理,CLK=0：C0、C,=1,FF,1,：TG,1,通，TG,2,止Q,1,=D,FF,2,：TG,3,截止，TG,4,導通，Q不,變。,CLK,：C=1，C=0,FF,1,：TG,1,止，TG,2,變?yōu)閷ā?（由于反相器G,1,輸入電容的存儲效應，G,1,輸入端的電壓不會立刻改變，于是Q,1,在TG,1,變?yōu)榻刂骨暗臓顟B(tài)被保存了下來）,FF,2,：TG,4,止，TG,3,通，Q,1,的狀態(tài)通過TG,3,、G,3,、G,4,送到輸出端，使Q*=D（CLK上升沿到達時的狀態(tài)）。,TG,3,TG,4,C,C,C,C,G,3,G,4,TG,1,TG,2,C,C,C,C,G,1,G,2,D,Q,Q,FF,2,FF,1,Q,1,Q,1,因此，這是一個上升沿觸發(fā)的D觸發(fā)器,（3）邏輯符號,Q,C1,CLK,D,1D,Q,2.已知邊沿JK FF，J、K和CLK的波形如圖所示，試畫出FF,的波形圖。,（設初態(tài)