《計(jì)算機(jī)組成原理第二版唐朔飛課后習(xí)題答案[105頁(yè)]》由會(huì)員分享，可在線閱讀，更多相關(guān)《計(jì)算機(jī)組成原理第二版唐朔飛課后習(xí)題答案[105頁(yè)]（106頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、第1章 計(jì)算機(jī)系統(tǒng)概論 1. 什么是計(jì)算機(jī)系統(tǒng)、計(jì)算機(jī)硬件和計(jì)算機(jī)軟件？硬件和軟件哪個(gè)更重要？ 解：P3 計(jì)算機(jī)系統(tǒng)：由計(jì)算機(jī)硬件系統(tǒng)和軟件系統(tǒng)組成的綜合體。 計(jì)算機(jī)硬件：指計(jì)算機(jī)中的電子線路和物理裝置。 計(jì)算機(jī)軟件：計(jì)算機(jī)運(yùn)行所需的程序及相關(guān)資料。 硬件和軟件在計(jì)算機(jī)系統(tǒng)中相互依存，缺一不可，因此同樣重要。 2. 如何理解計(jì)算機(jī)的層次結(jié)構(gòu)？ 答：計(jì)算機(jī)硬件、系統(tǒng)軟件和應(yīng)用軟件構(gòu)成了計(jì)算機(jī)系統(tǒng)的三個(gè)層次結(jié)構(gòu)。 （1）硬件系統(tǒng)是最內(nèi)層的，它是整個(gè)計(jì)算機(jī)系統(tǒng)的基礎(chǔ)和核心。 （2）系統(tǒng)軟件在硬件之外，為用戶提供一個(gè)基本操作界面。 （3）應(yīng)用軟件在最外層，為用戶提供解決具體問

2、題的應(yīng)用系統(tǒng)界面。 通常將硬件系統(tǒng)之外的其余層稱為虛擬機(jī)。各層次之間關(guān)系密切，上層是下層的擴(kuò)展，下層是上層的基礎(chǔ)，各層次的劃分不是絕對(duì)的。 3. 說明高級(jí)語言、匯編語言和機(jī)器語言的差別及其聯(lián)系。 答：機(jī)器語言是計(jì)算機(jī)硬件能夠直接識(shí)別的語言，匯編語言是機(jī)器語言的符號(hào)表示，高級(jí)語言是面向算法的語言。高級(jí)語言編寫的程序（源程序）處于最高層，必須翻譯成匯編語言，再由匯編程序匯編成機(jī)器語言（目標(biāo)程序）之后才能被執(zhí)行。 4. 如何理解計(jì)算機(jī)組成和計(jì)算機(jī)體系結(jié)構(gòu)？ 答：計(jì)算機(jī)體系結(jié)構(gòu)是指那些能夠被程序員所見到的計(jì)算機(jī)系統(tǒng)的屬性，如指令系統(tǒng)、數(shù)據(jù)類型、尋址技術(shù)組成及I/O機(jī)理等。計(jì)算機(jī)組成是

3、指如何實(shí)現(xiàn)計(jì)算機(jī)體系結(jié)構(gòu)所體現(xiàn)的屬性，包含對(duì)程序員透明的硬件細(xì)節(jié)，如組成計(jì)算機(jī)系統(tǒng)的各個(gè)功能部件的結(jié)構(gòu)和功能，及相互連接方法等。 5. 馮?諾依曼計(jì)算機(jī)的特點(diǎn)是什么？ 解：馮?諾依曼計(jì)算機(jī)的特點(diǎn)是：P8 l 計(jì)算機(jī)由運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備、輸出設(shè)備五大部件組成； l 指令和數(shù)據(jù)以同同等地位存放于存儲(chǔ)器內(nèi)，并可以按地址訪問； l 指令和數(shù)據(jù)均用二進(jìn)制表示； l 指令由操作碼、地址碼兩大部分組成，操作碼用來表示操作的性質(zhì)，地址碼用來表示操作數(shù)在存儲(chǔ)器中的位置； l 指令在存儲(chǔ)器中順序存放，通常自動(dòng)順序取出執(zhí)行； l 機(jī)器以運(yùn)算器為中心（原始馮?諾依曼機(jī)）。 6.

4、 畫出計(jì)算機(jī)硬件組成框圖，說明各部件的作用及計(jì)算機(jī)系統(tǒng)的主要技術(shù)指標(biāo)。 答：計(jì)算機(jī)硬件組成框圖如下： 各部件的作用如下： 控制器：整機(jī)的指揮中心，它使計(jì)算機(jī)的各個(gè)部件自動(dòng)協(xié)調(diào)工作。 運(yùn)算器：對(duì)數(shù)據(jù)信息進(jìn)行處理的部件，用來進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算。 存儲(chǔ)器：存放程序和數(shù)據(jù)，是計(jì)算機(jī)實(shí)現(xiàn)“存儲(chǔ)程序控制”的基礎(chǔ)。 輸入設(shè)備：將人們熟悉的信息形式轉(zhuǎn)換成計(jì)算機(jī)可以接受并識(shí)別的信息形式的設(shè)備。 輸出設(shè)備：將計(jì)算機(jī)處理的結(jié)果（二進(jìn)制信息）轉(zhuǎn)換成人類或其它設(shè)備可以接收和識(shí)別的信息形式的設(shè)備。 計(jì)算機(jī)系統(tǒng)的主要技術(shù)指標(biāo)有：

5、 機(jī)器字長(zhǎng)：指CPU一次能處理的數(shù)據(jù)的位數(shù)。通常與CPU的寄存器的位數(shù)有關(guān)，字長(zhǎng)越長(zhǎng)，數(shù)的表示范圍越大，精度也越高。機(jī)器字長(zhǎng)也會(huì)影響計(jì)算機(jī)的運(yùn)算速度。 數(shù)據(jù)通路寬度：數(shù)據(jù)總線一次能并行傳送的數(shù)據(jù)位數(shù)。 存儲(chǔ)容量：指能存儲(chǔ)信息的最大容量，通常以字節(jié)來衡量。一般包含主存容量和輔存容量。 運(yùn)算速度：通常用MIPS（每秒百萬條指令）、MFLOPS（每秒百萬次浮點(diǎn)運(yùn)算）或CPI（執(zhí)行一條指令所需的時(shí)鐘周期數(shù)）來衡量。CPU執(zhí)行時(shí)間是指CPU對(duì)特定程序的執(zhí)行時(shí)間。 主頻：機(jī)器內(nèi)部主時(shí)鐘的運(yùn)行頻率，是衡量機(jī)器速度的重要參數(shù)。 吞吐量：指流入、處理和流出系統(tǒng)的信息速率。它主要取決于主存的存

6、取周期。 響應(yīng)時(shí)間：計(jì)算機(jī)系統(tǒng)對(duì)特定事件的響應(yīng)時(shí)間，如實(shí)時(shí)響應(yīng)外部中斷的時(shí)間等。 7. 解釋下列概念： 主機(jī)、CPU、主存、存儲(chǔ)單元、存儲(chǔ)元件、存儲(chǔ)基元、存儲(chǔ)元、存儲(chǔ)字、存儲(chǔ)字長(zhǎng)、存儲(chǔ)容量、機(jī)器字長(zhǎng)、指令字長(zhǎng)。 解：P9-10 主機(jī)：是計(jì)算機(jī)硬件的主體部分，由CPU和主存儲(chǔ)器MM合成為主機(jī)。 CPU：中央處理器，是計(jì)算機(jī)硬件的核心部件，由運(yùn)算器和控制器組成；（早期的運(yùn)算器和控制器不在同一芯片上，現(xiàn)在的CPU內(nèi)除含有運(yùn)算器和控制器外還集成了CACHE）。 主存：計(jì)算機(jī)中存放正在運(yùn)行的程序和數(shù)據(jù)的存儲(chǔ)器，為計(jì)算機(jī)的主要工作存儲(chǔ)器，可隨機(jī)存??；由存儲(chǔ)體、各種邏輯部件及控制電路組成。

7、 存儲(chǔ)單元：可存放一個(gè)機(jī)器字并具有特定存儲(chǔ)地址的存儲(chǔ)單位。 存儲(chǔ)元件：存儲(chǔ)一位二進(jìn)制信息的物理元件，是存儲(chǔ)器中最小的存儲(chǔ)單位，又叫存儲(chǔ)基元或存儲(chǔ)元，不能單獨(dú)存取。 存儲(chǔ)字：一個(gè)存儲(chǔ)單元所存二進(jìn)制代碼的邏輯單位。 存儲(chǔ)字長(zhǎng)：一個(gè)存儲(chǔ)單元所存儲(chǔ)的二進(jìn)制代碼的總位數(shù)。 存儲(chǔ)容量：存儲(chǔ)器中可存二進(jìn)制代碼的總量；（通常主、輔存容量分開描述）。 機(jī)器字長(zhǎng)：指CPU一次能處理的二進(jìn)制數(shù)據(jù)的位數(shù)，通常與CPU的寄存器位數(shù)有關(guān)。 指令字長(zhǎng)：機(jī)器指令中二進(jìn)制代碼的總位數(shù)。 8. 解釋下列英文縮寫的中文含義： CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS

8、、CPI、FLOPS 解：全面的回答應(yīng)分英文全稱、中文名、功能三部分。 CPU：Central Processing Unit，中央處理機(jī)（器），是計(jì)算機(jī)硬件的核心部件，主要由運(yùn)算器和控制器組成。 PC：Program Counter，程序計(jì)數(shù)器，其功能是存放當(dāng)前欲執(zhí)行指令的地址，并可自動(dòng)計(jì)數(shù)形成下一條指令地址。 IR：Instruction Register，指令寄存器，其功能是存放當(dāng)前正在執(zhí)行的指令。 CU：Control Unit，控制單元（部件），為控制器的核心部件，其功能是產(chǎn)生微操作命令序列。 ALU：Arithmetic Logic Unit，算術(shù)邏輯運(yùn)算單元，為運(yùn)算器

9、的核心部件，其功能是進(jìn)行算術(shù)、邏輯運(yùn)算。 ACC：Accumulator，累加器，是運(yùn)算器中既能存放運(yùn)算前的操作數(shù)，又能存放運(yùn)算結(jié)果的寄存器。 MQ：Multiplier-Quotient Register，乘商寄存器，乘法運(yùn)算時(shí)存放乘數(shù)、除法時(shí)存放商的寄存器。 X：此字母沒有專指的縮寫含義，可以用作任一部件名，在此表示操作數(shù)寄存器，即運(yùn)算器中工作寄存器之一，用來存放操作數(shù)； MAR：Memory Address Register，存儲(chǔ)器地址寄存器，在主存中用來存放欲訪問的存儲(chǔ)單元的地址。 MDR：Memory Data Register，存儲(chǔ)器數(shù)據(jù)緩沖寄存器，在主存中用來存放從某單

10、元讀出、或要寫入某存儲(chǔ)單元的數(shù)據(jù)。 I/O：Input/Output equipment，輸入/輸出設(shè)備，為輸入設(shè)備和輸出設(shè)備的總稱，用于計(jì)算機(jī)內(nèi)部和外界信息的轉(zhuǎn)換與傳送。 MIPS：Million Instruction Per Second，每秒執(zhí)行百萬條指令數(shù)，為計(jì)算機(jī)運(yùn)算速度指標(biāo)的一種計(jì)量單位。 9. 畫出主機(jī)框圖，分別以存數(shù)指令“STA M”和加法指令“ADD M”（M均為主存地址）為例，在圖中按序標(biāo)出完成該指令（包括取指令階段）的信息流程（如→①）。假設(shè)主存容量為256M*32位，在指令字長(zhǎng)、存儲(chǔ)字長(zhǎng)、機(jī)器字長(zhǎng)相等的條件下，指出圖中各寄存器的位數(shù)。 解：主機(jī)框圖如P13

11、圖1.11所示。 （1）STA M指令：PC→MAR，MAR→MM，MM→MDR，MDR→IR， OP(IR)→CU，Ad(IR)→MAR，ACC→MDR，MAR→MM，WR （2）ADD M指令：PC→MAR，MAR→MM，MM→MDR，MDR→IR， OP(IR)→CU，Ad(IR)→MAR，RD，MM→MDR，MDR→X，ADD，ALU→ACC，ACC→MDR，WR 假設(shè)主存容量256M*32位，在指令字長(zhǎng)、存儲(chǔ)字長(zhǎng)、機(jī)器字長(zhǎng)相等的條件下，ACC、X、IR、MDR寄存器均為32位，PC和MAR寄存器均為28位。 10. 指令和數(shù)據(jù)都存于存儲(chǔ)

12、器中，計(jì)算機(jī)如何區(qū)分它們？ 解：計(jì)算機(jī)區(qū)分指令和數(shù)據(jù)有以下2種方法： l 通過不同的時(shí)間段來區(qū)分指令和數(shù)據(jù)，即在取指令階段（或取指微程序）取出的為指令，在執(zhí)行指令階段（或相應(yīng)微程序）取出的即為數(shù)據(jù)。 l 通過地址來源區(qū)分，由PC提供存儲(chǔ)單元地址的取出的是指令，由指令地址碼部分提供存儲(chǔ)單元地址的取出的是操作數(shù)。 第2章 計(jì)算機(jī)的發(fā)展及應(yīng)用 1. 通常計(jì)算機(jī)的更新?lián)Q代以什么為依據(jù)？ 答：P22 主要以組成計(jì)算機(jī)基本電路的元器件為依據(jù)，如電子管、晶體管、集成電路等。 2. 舉例說明專用計(jì)算機(jī)和通用計(jì)算機(jī)的區(qū)別。 答：按照計(jì)算機(jī)的效率、速度、價(jià)格和運(yùn)行的經(jīng)濟(jì)性和實(shí)用性可以將計(jì)算

13、機(jī)劃分為通用計(jì)算機(jī)和專用計(jì)算機(jī)。通用計(jì)算機(jī)適應(yīng)性強(qiáng)，但犧牲了效率、速度和經(jīng)濟(jì)性，而專用計(jì)算機(jī)是最有效、最經(jīng)濟(jì)和最快的計(jì)算機(jī)，但適應(yīng)性很差。例如個(gè)人電腦和計(jì)算器。 3. 什么是摩爾定律？該定律是否永遠(yuǎn)生效？為什么？ 答：P23，否，P36 第3章 系統(tǒng)總線 1. 什么是總線？總線傳輸有何特點(diǎn)？為了減輕總線負(fù)載，總線上的部件應(yīng)具備什么特點(diǎn)？ 答：P41.總線是一種能由多個(gè)部件分時(shí)共享的公共信息傳送線路。 總線傳輸?shù)奶攸c(diǎn)是：某一時(shí)刻只允許有一個(gè)部件向總線發(fā)送信息，但多個(gè)部件可以同時(shí)從總線上接收相同的信息。 為了減輕總線負(fù)載，總線上的部件應(yīng)通過三態(tài)驅(qū)動(dòng)緩沖電路與總線連通。 2

14、. 總線如何分類？什么是系統(tǒng)總線？系統(tǒng)總線又分為幾類，它們各有何作用，是單向的，還是雙向的，它們與機(jī)器字長(zhǎng)、存儲(chǔ)字長(zhǎng)、存儲(chǔ)單元有何關(guān)系？ 答：按照連接部件的不同，總線可以分為片內(nèi)總線、系統(tǒng)總線和通信總線。 系統(tǒng)總線是連接CPU、主存、I/O各部件之間的信息傳輸線。 系統(tǒng)總線按照傳輸信息不同又分為地址線、數(shù)據(jù)線和控制線。地址線是單向的，其根數(shù)越多，尋址空間越大，即CPU能訪問的存儲(chǔ)單元的個(gè)數(shù)越多；數(shù)據(jù)線是雙向的，其根數(shù)與存儲(chǔ)字長(zhǎng)相同，是機(jī)器字長(zhǎng)的整數(shù)倍。 3. 常用的總線結(jié)構(gòu)有幾種？不同的總線結(jié)構(gòu)對(duì)計(jì)算機(jī)的性能有什么影響？舉例說明。 答：略。見P52-55。 4. 為什么要設(shè)

15、置總線判優(yōu)控制？常見的集中式總線控制有幾種？各有何特點(diǎn)？哪種方式響應(yīng)時(shí)間最快？哪種方式對(duì)電路故障最敏感？ 答：總線判優(yōu)控制解決多個(gè)部件同時(shí)申請(qǐng)總線時(shí)的使用權(quán)分配問題； 常見的集中式總線控制有三種：鏈?zhǔn)讲樵?、?jì)數(shù)器定時(shí)查詢、獨(dú)立請(qǐng)求； 特點(diǎn)：鏈?zhǔn)讲樵兎绞竭B線簡(jiǎn)單，易于擴(kuò)充，對(duì)電路故障最敏感；計(jì)數(shù)器定時(shí)查詢方式優(yōu)先級(jí)設(shè)置較靈活，對(duì)故障不敏感，連線及控制過程較復(fù)雜；獨(dú)立請(qǐng)求方式速度最快，但硬件器件用量大，連線多，成本較高。 5. 解釋下列概念：總線寬度、總線帶寬、總線復(fù)用、總線的主設(shè)備（或主模塊）、總線的從設(shè)備（或從模塊）、總線的傳輸周期和總線的通信控制。 答：P46。 總線寬度：通

16、常指數(shù)據(jù)總線的根數(shù)； 總線帶寬：總線的數(shù)據(jù)傳輸率，指單位時(shí)間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)； 總線復(fù)用：指同一條信號(hào)線可以分時(shí)傳輸不同的信號(hào)。 總線的主設(shè)備（主模塊）：指一次總線傳輸期間，擁有總線控制權(quán)的設(shè)備（模塊）； 總線的從設(shè)備（從模塊）：指一次總線傳輸期間，配合主設(shè)備完成數(shù)據(jù)傳輸?shù)脑O(shè)備（模塊），它只能被動(dòng)接受主設(shè)備發(fā)來的命令； 總線的傳輸周期：指總線完成一次完整而可靠的傳輸所需時(shí)間； 總線的通信控制：指總線傳送過程中雙方的時(shí)間配合方式。 6. 試比較同步通信和異步通信。 答：同步通信：指由統(tǒng)一時(shí)鐘控制的通信，控制方式簡(jiǎn)單，靈活性差，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)，總線工作效

17、率明顯下降。適合于速度差別不大的場(chǎng)合。 異步通信：指沒有統(tǒng)一時(shí)鐘控制的通信，部件間采用應(yīng)答方式進(jìn)行聯(lián)系，控制方式較同步復(fù)雜，靈活性高，當(dāng)系統(tǒng)中各部件工作速度差異較大時(shí)，有利于提高總線工作效率。 7. 畫圖說明異步通信中請(qǐng)求與回答有哪幾種互鎖關(guān)系？ 答：見P61-62，圖3.86。 8. 為什么說半同步通信同時(shí)保留了同步通信和異步通信的特點(diǎn)？ 答：半同步通信既能像同步通信那樣由統(tǒng)一時(shí)鐘控制，又能像異步通信那樣允許傳輸時(shí)間不一致，因此工作效率介于兩者之間。 9. 分離式通訊有何特點(diǎn)，主要用于什么系統(tǒng)？ 答：分離式通訊的特點(diǎn)是：（1）各模塊欲占用總線使用權(quán)都必須提出申請(qǐng)；（

18、2）在得到總線使用權(quán)后，主模塊在先定的時(shí)間內(nèi)向?qū)Ψ絺魉托畔?，采用同步方式傳送，不再等待?duì)方的回答信號(hào)；（3）各模塊在準(zhǔn)備數(shù)據(jù)的過程中都不占用總線，使總線可接受其它模塊的請(qǐng)求；（4）總線被占用時(shí)都在做有效工作，或者通過它發(fā)送命令，或者通過它傳送數(shù)據(jù)，不存在空閑等待時(shí)間，充分利用了總線的占用，從而實(shí)現(xiàn)了總線在多個(gè)主、從模塊間進(jìn)行信息交叉重疊并行傳送。 分離式通訊主要用于大型計(jì)算機(jī)系統(tǒng)。 10. 為什么要設(shè)置總線標(biāo)準(zhǔn)？你知道目前流行的總線標(biāo)準(zhǔn)有哪些？什么叫plug and play？哪些總線有這一特點(diǎn)？ 答：總線標(biāo)準(zhǔn)的設(shè)置主要解決不同廠家各類模塊化產(chǎn)品的兼容問題； 目前流行的總線標(biāo)準(zhǔn)有：

19、ISA、EISA、PCI等； plug and play：即插即用，EISA、PCI等具有此功能。 11. 畫一個(gè)具有雙向傳輸功能的總線邏輯圖。 答：在總線的兩端分別配置三態(tài)門，就可以使總線具有雙向傳輸功能。 12. 設(shè)數(shù)據(jù)總線上接有A、B、C、D四個(gè)寄存器，要求選用合適的74系列芯片，完成下列邏輯設(shè)計(jì)： （1） 設(shè)計(jì)一個(gè)電路，在同一時(shí)間實(shí)現(xiàn)D→A、D→B和D→C寄存器間的傳送； （2） 設(shè)計(jì)一個(gè)電路，實(shí)現(xiàn)下列操作： T0時(shí)刻完成D→總線； T1時(shí)刻完成總線→A； T2時(shí)刻完成A→總線； T3時(shí)刻完成總線→B。 解：（1）由T打開三態(tài)門將 D寄存器中的內(nèi)容送至

20、總線bus，由cp脈沖同時(shí)將總線上的數(shù)據(jù)打入到 A、B、C寄存器中。 T和cp的時(shí)間關(guān)系如圖（1）所示。 圖（1） （2）三態(tài)門1受T0＋T1控制，以確保T0時(shí)刻D→總線，以及T1時(shí)刻總線→接收門1→A。三態(tài)門2受T2＋T3控制，以確保T2時(shí)刻A→總線，以及T3時(shí)刻總線→接收門2→B。T0、T1、T2、T3波形圖如圖（2）所示。 圖(2) 13. 什么是總線的數(shù)據(jù)傳輸率，它與哪些因素有關(guān)？ 答：總線數(shù)據(jù)傳輸率即總線帶寬，指單位時(shí)間內(nèi)總線上傳輸數(shù)據(jù)的位數(shù)，通常用每秒傳輸信息的字節(jié)數(shù)來衡量。它與總線寬度和總線頻率有關(guān)，總線寬度越寬，頻率越快，數(shù)據(jù)傳輸率越高。 14. 設(shè)

21、總線的時(shí)鐘頻率為8MHZ，一個(gè)總線周期等于一個(gè)時(shí)鐘周期。如果一個(gè)總線周期中并行傳送16位數(shù)據(jù)，試問總線的帶寬是多少？ 解：由于：f=8MHz,T=1/f=1/8M秒，一個(gè)總線周期等于一個(gè)時(shí)鐘周期 所以：總線帶寬=16/（1/8M） = 128Mbps 15. 在一個(gè)32位的總線系統(tǒng)中，總線的時(shí)鐘頻率為66MHZ，假設(shè)總線最短傳輸周期為4個(gè)時(shí)鐘周期，試計(jì)算總線的最大數(shù)據(jù)傳輸率。若想提高數(shù)據(jù)傳輸率，可采取什么措施？ 解：總線傳輸周期=4*1/66M秒 總線的最大數(shù)據(jù)傳輸率=32/(4/66M)=528Mbps 若想提高數(shù)據(jù)傳輸率，可以提高總線時(shí)鐘頻率、增大總線寬度或者減少總線傳輸周

22、期包含的時(shí)鐘周期個(gè)數(shù)。 16. 在異步串行傳送系統(tǒng)中，字符格式為：1個(gè)起始位、8個(gè)數(shù)據(jù)位、1個(gè)校驗(yàn)位、2個(gè)終止位。若要求每秒傳送120個(gè)字符，試求傳送的波特率和比特率。 解：一幀包含：1+8+1+2=12位 故波特率為：（1+8+1+2）*120=1440bps 比特率為：8*120=960bps  存儲(chǔ)器 1. 解釋概念：主存、輔存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、Flash Memory。 答：主存：主存儲(chǔ)器，用于存放正在執(zhí)行的程序和數(shù)據(jù)。CPU可以直接進(jìn)行隨機(jī)讀寫，訪問速度較高。 輔存

23、：輔助存儲(chǔ)器，用于存放當(dāng)前暫不執(zhí)行的程序和數(shù)據(jù)，以及一些需要永久保存的信息。 Cache：高速緩沖存儲(chǔ)器，介于CPU和主存之間，用于解決CPU和主存之間速度不匹配問題。 RAM：半導(dǎo)體隨機(jī)存取存儲(chǔ)器，主要用作計(jì)算機(jī)中的主存。 SRAM：靜態(tài)半導(dǎo)體隨機(jī)存取存儲(chǔ)器。 DRAM：動(dòng)態(tài)半導(dǎo)體隨機(jī)存取存儲(chǔ)器。 ROM：掩膜式半導(dǎo)體只讀存儲(chǔ)器。由芯片制造商在制造時(shí)寫入內(nèi)容，以后只能讀出而不能寫入。 PROM：可編程只讀存儲(chǔ)器，由用戶根據(jù)需要確定寫入內(nèi)容，只能寫入一次。 EPROM：紫外線擦寫可編程只讀存儲(chǔ)器。需要修改內(nèi)容時(shí)，現(xiàn)將其全部?jī)?nèi)容擦除，然后再編程。擦除依靠紫外線使浮動(dòng)?xùn)艠O上的電荷泄露

24、而實(shí)現(xiàn)。 EEPROM：電擦寫可編程只讀存儲(chǔ)器。 CDROM：只讀型光盤。 Flash Memory：閃速存儲(chǔ)器。或稱快擦型存儲(chǔ)器。 2. 計(jì)算機(jī)中哪些部件可以用于存儲(chǔ)信息？按速度、容量和價(jià)格/位排序說明。 答：計(jì)算機(jī)中寄存器、Cache、主存、硬盤可以用于存儲(chǔ)信息。 按速度由高至低排序?yàn)椋杭拇嫫?、Cache、主存、硬盤； 按容量由小至大排序?yàn)椋杭拇嫫?、Cache、主存、硬盤； 按價(jià)格/位由高至低排序?yàn)椋杭拇嫫?、Cache、主存、硬盤。 3. 存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？為什么要分這些層次？計(jì)算機(jī)如何管理這些層次？ 答：存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在Cache-

25、主存和主存-輔存這兩個(gè)存儲(chǔ)層次上。 Cache-主存層次在存儲(chǔ)系統(tǒng)中主要對(duì)CPU訪存起加速作用，即從整體運(yùn)行的效果分析，CPU訪存速度加快，接近于Cache的速度，而尋址空間和位價(jià)卻接近于主存。 主存-輔存層次在存儲(chǔ)系統(tǒng)中主要起擴(kuò)容作用，即從程序員的角度看，他所使用的存儲(chǔ)器其容量和位價(jià)接近于輔存，而速度接近于主存。 綜合上述兩個(gè)存儲(chǔ)層次的作用，從整個(gè)存儲(chǔ)系統(tǒng)來看，就達(dá)到了速度快、容量大、位價(jià)低的優(yōu)化效果。 主存與CACHE之間的信息調(diào)度功能全部由硬件自動(dòng)完成。而主存與輔存層次的調(diào)度目前廣泛采用虛擬存儲(chǔ)技術(shù)實(shí)現(xiàn)，即將主存與輔存的一部分通過軟硬結(jié)合的技術(shù)組成虛擬存儲(chǔ)器，程序員可使用這個(gè)比主

26、存實(shí)際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當(dāng)程序運(yùn)行時(shí)，再由軟、硬件自動(dòng)配合完成虛擬地址空間與主存實(shí)際物理空間的轉(zhuǎn)換。因此，這兩個(gè)層次上的調(diào)度或轉(zhuǎn)換操作對(duì)于程序員來說都是透明的。 4. 說明存取周期和存取時(shí)間的區(qū)別。 解：存取周期和存取時(shí)間的主要區(qū)別是：存取時(shí)間僅為完成一次操作的時(shí)間，而存取周期不僅包含操作時(shí)間，還包含操作后線路的恢復(fù)時(shí)間。即： 存取周期 = 存取時(shí)間 + 恢復(fù)時(shí)間 5. 什么是存儲(chǔ)器的帶寬？若存儲(chǔ)器的數(shù)據(jù)總線寬度為32位，存取周期為200ns，則存儲(chǔ)器的帶寬是多少？ 解：存儲(chǔ)器的帶寬指單位時(shí)間內(nèi)從存儲(chǔ)器進(jìn)出信息的最大數(shù)量。 存儲(chǔ)器

27、帶寬 = 1/200ns 32位 = 160M位/秒 = 20MB/秒 = 5M字/秒 注意：字長(zhǎng)32位，不是16位。（注：1ns=10-9s） 6. 某機(jī)字長(zhǎng)為32位，其存儲(chǔ)容量是64KB，按字編址它的尋址范圍是多少？若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。 解：存儲(chǔ)容量是64KB時(shí)，按字節(jié)編址的尋址范圍就是64K， 如按字編址，其尋址范圍為：64K / （32/8）= 16K 主存字地址和字節(jié)地址的分配情況：如圖 7. 一個(gè)容量為16K32位的存儲(chǔ)器，其地址線和數(shù)據(jù)線的總和是多少？當(dāng)選用下列不同規(guī)格的存儲(chǔ)芯片時(shí)，各需要多少片？ 1K4位，2K8位，4K

28、4位，16K1位，4K8位，8K8位 解：地址線和數(shù)據(jù)線的總和 = 14 + 32 = 46根； 選擇不同的芯片時(shí)，各需要的片數(shù)為： 1K4：（16K32） / （1K4） = 168 = 128片 2K8：（16K32） / （2K8） = 84 = 32片 4K4：（16K32） / （4K4） = 48 = 32片 16K1：（16K32）/ （16K1） = 132 = 32片 4K8：（16K32）/ （4K8） = 44 = 16片 8K8：（16K32） / （8K8） = 24 = 8片 8. 試比較靜態(tài)RAM和動(dòng)態(tài)RAM。 答：略。（參看課件）

29、9. 什么叫刷新？為什么要刷新？說明刷新有幾種方法。 解：刷新：對(duì)DRAM定期進(jìn)行的全部重寫過程； 刷新原因：因電容泄漏而引起的DRAM所存信息的衰減需要及時(shí)補(bǔ)充，因此安排了定期刷新操作； 常用的刷新方法有三種：集中式、分散式、異步式。 集中式：在最大刷新間隔時(shí)間內(nèi)，集中安排一段時(shí)間進(jìn)行刷新，存在CPU訪存死時(shí)間。 分散式：在每個(gè)讀/寫周期之后插入一個(gè)刷新周期，無CPU訪存死時(shí)間。 異步式：是集中式和分散式的折衷。 10. 半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有幾種？ 解：半導(dǎo)體存儲(chǔ)器芯片的譯碼驅(qū)動(dòng)方式有兩種：線選法和重合法。 線選法：地址譯碼信號(hào)只選中同一個(gè)字的所有位，結(jié)構(gòu)簡(jiǎn)

30、單，費(fèi)器材； 重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點(diǎn)即為所選單元。這種方法通過行、列譯碼信號(hào)的重合來選址，也稱矩陣譯碼?？纱蟠蠊?jié)省器材用量，是最常用的譯碼驅(qū)動(dòng)方式。 11. 一個(gè)8K8位的動(dòng)態(tài)RAM芯片，其內(nèi)部結(jié)構(gòu)排列成256256形式，存取周期為0.1μs。試問采用集中刷新、分散刷新和異步刷新三種方式的刷新間隔各為多少？ 解：采用分散刷新方式刷新間隔為:2ms，其中刷新死時(shí)間為：2560.1μs=25.6μs 采用分散刷新方式刷新間隔為：256（0.1μs+0.1μs）=51.2μs 采用異步刷新方式刷新間隔為:2ms 12. 畫出用10244位的存儲(chǔ)芯片組

31、成一個(gè)容量為64K8位的存儲(chǔ)器邏輯框圖。要求將64K分成4個(gè)頁(yè)面，每個(gè)頁(yè)面分16組，指出共需多少片存儲(chǔ)芯片。 解：設(shè)采用SRAM芯片，則： 總片數(shù) = （64K8位） / （10244位）= 642 = 128片 題意分析：本題設(shè)計(jì)的存儲(chǔ)器結(jié)構(gòu)上分為總體、頁(yè)面、組三級(jí)，因此畫圖時(shí)也應(yīng)分三級(jí)畫。首先應(yīng)確定各級(jí)的容量： 頁(yè)面容量 = 總?cè)萘?/ 頁(yè)面數(shù) = 64K8 / 4 = 16K8位，4片16K8字串聯(lián)成64K8位 組容量 = 頁(yè)面容量 / 組數(shù) = 16K8位 / 16 = 1K8位，16片1K8位字串聯(lián)成16K8位 組內(nèi)片數(shù) = 組容量 / 片容量 = 1K8位 / 1K

32、4位 = 2片，兩片1K4位芯片位并聯(lián)成1K8位 存儲(chǔ)器邏輯框圖：（略）。 13. 設(shè)有一個(gè)64K8位的RAM芯片，試問該芯片共有多少個(gè)基本單元電路（簡(jiǎn)稱存儲(chǔ)基元）？欲設(shè)計(jì)一種具有上述同樣多存儲(chǔ)基元的芯片，要求對(duì)芯片字長(zhǎng)的選擇應(yīng)滿足地址線和數(shù)據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說明有幾種解答。 解：存儲(chǔ)基元總數(shù) = 64K8位 = 512K位 = 219位； 思路：如要滿足地址線和數(shù)據(jù)線總和最小，應(yīng)盡量把存儲(chǔ)元安排在字向，因?yàn)榈刂肺粩?shù)和字?jǐn)?shù)成2的冪的關(guān)系，可較好地壓縮線數(shù)。 設(shè)地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為：2ab = 219；b = 219-a；

33、若a = 19，b = 1，總和 = 19+1 = 20； a = 18，b = 2，總和 = 18+2 = 20； a = 17，b = 4，總和 = 17+4 = 21； a = 16，b = 8，總和 = 16+8 = 24； …… …… 由上可看出：芯片字?jǐn)?shù)越少，芯片字長(zhǎng)越長(zhǎng)，引腳數(shù)越多。芯片字?jǐn)?shù)減1、芯片位數(shù)均按2的冪變化。 結(jié)論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線 = 19根，數(shù)據(jù)線 = 1根；或地址線 = 18根，數(shù)據(jù)線 = 2根。 14. 某8位微型機(jī)地址碼為18位，若使用4K4位的RAM芯片組成模塊板結(jié)構(gòu)的存儲(chǔ)

34、器，試問： （1）該機(jī)所允許的最大主存空間是多少？ （2）若每個(gè)模塊板為32K8位，共需幾個(gè)模塊板？ （3）每個(gè)模塊板內(nèi)共有幾片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何選擇各模塊板？ 解：（1）該機(jī)所允許的最大主存空間是：218 8位 = 256K8位 = 256KB （2）模塊板總數(shù) = 256K8 / 32K8 = 8塊 （3）板內(nèi)片數(shù) = 32K8位 / 4K4位 = 82 = 16片 （4）總片數(shù) = 16片8 = 128片 （5）CPU通過最高3位地址譯碼輸出選擇模板，次高3位地址譯碼輸出選擇芯片。地址格式分配如下： 15. 設(shè)CPU共

35、有16根地址線，8根數(shù)據(jù)線，并用（低電平有效）作訪存控制信號(hào)，作讀寫命令信號(hào)（高電平為讀，低電平為寫）?，F(xiàn)有下列存儲(chǔ)芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138譯碼器和其他門電路（門電路自定）。試從上述規(guī)格中選用合適芯片，畫出CPU和存儲(chǔ)芯片的連接圖。要求： （1）最小4K地址為系統(tǒng)程序區(qū)，4096~16383地址范圍為用戶程序區(qū)。 （2）指出選用的存儲(chǔ)芯片類型及數(shù)量。 （3）詳細(xì)畫出片選邏輯。 解：（1）地址空間分配圖： 系統(tǒng)程序區(qū)（ROM共4KB）：0000H-0FFFH 用戶程序區(qū)（RAM共

36、12KB）：1000H-3FFFH （2）選片：ROM：選擇4K4位芯片2片，位并聯(lián) RAM：選擇4K8位芯片3片，字串聯(lián)(RAM1地址范圍為:1000H-1FFFH,RAM2地址范圍為2000H-2FFFH, RAM3地址范圍為:3000H-3FFFH) （3）各芯片二進(jìn)制地址分配如下： A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 ROM1,2 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

37、 0 1 1 1 1 1 1 1 1 1 1 1 RAM1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 RAM2 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 RAM3 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0

38、 1 1 1 1 1 1 1 1 1 1 1 1 1 1 CPU和存儲(chǔ)器連接邏輯圖及片選邏輯如下圖(3)所示： 圖（3） 16. CPU假設(shè)同上題，現(xiàn)有8片8K8位的RAM芯片與CPU相連，試回答： （1）用74138譯碼器畫出CPU與存儲(chǔ)芯片的連接圖； （2）寫出每片RAM的地址范圍； （3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存儲(chǔ)芯片都有與其相同的數(shù)據(jù)，分析故障原因。 （4）根據(jù)（1）的連接圖，若出現(xiàn)地址線A13與CPU斷線，并搭接到高電平上，將出現(xiàn)什么后果？ 解：（1）CPU與存儲(chǔ)器芯片連接邏輯圖： （

39、2）地址空間分配圖： RAM0：0000H——1FFFH RAM1：2000H——3FFFH RAM2：4000H——5FFFH RAM3：6000H——7FFFH RAM4：8000H——9FFFH RAM5：A000H——BFFFH RAM6：C000H——DFFFH RAM7：E000H——FFFFH （3）如果運(yùn)行時(shí)發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后，以A000H為起始地址的存儲(chǔ)芯片(RAM5)都有與其相同的數(shù)據(jù)，則根本的故障原因?yàn)椋涸摯鎯?chǔ)芯片的

40、片選輸入端很可能總是處于低電平。假設(shè)芯片與譯碼器本身都是好的，可能的情況有： 1）該片的端與端錯(cuò)連或短路； 2）該片的端與CPU的端錯(cuò)連或短路； 3）該片的端與地線錯(cuò)連或短路。 （4）如果地址線A13與CPU斷線，并搭接到高電平上，將會(huì)出現(xiàn)A13恒為“1”的情況。此時(shí)存儲(chǔ)器只能尋址A13=1的地址空間(奇數(shù)片)，A13=0的另一半地址空間（偶數(shù)片）將永遠(yuǎn)訪問不到。若對(duì)A13=0的地址空間（偶數(shù)片）進(jìn)行訪問，只能錯(cuò)誤地訪問到A13=1的對(duì)應(yīng)空間(奇數(shù)片)中去。 17. 寫出1100、1101、1110、1111對(duì)應(yīng)的漢明碼。 解：有效信息均為n=4位，假設(shè)有效信息用b4b3b2b

41、1表示 校驗(yàn)位位數(shù)k=3位，（2k>=n+k+1） 設(shè)校驗(yàn)位分別為c1、c2、c3，則漢明碼共4+3=7位，即：c1c2b4c3b3b2b1 校驗(yàn)位在漢明碼中分別處于第1、2、4位 c1=b4⊕b3⊕b1 c2=b4⊕b2⊕b1 c3=b3⊕b2⊕b1 當(dāng)有效信息為1100時(shí)，c3c2c1=110,漢明碼為0111100。 當(dāng)有效信息為1101時(shí)，c3c2c1=001,漢明碼為1010101。 當(dāng)有效信息為1110時(shí)，c3c2c1=000,漢明碼為0010110。 當(dāng)有效信息為1111時(shí)，c3c2c1=111,漢明碼為1111111。 18. 已知收到的漢明碼（按配偶

42、原則配置）為1100100、1100111、1100000、1100001，檢查上述代碼是否出錯(cuò)？第幾位出錯(cuò)？ 解：假設(shè)接收到的漢明碼為：c1’c2’b4’c3’b3’b2’b1’ 糾錯(cuò)過程如下： P1=c1’⊕b4’⊕b3’⊕b1’ P2=c2’⊕b4’⊕b2’⊕b1’ P3=c3’⊕b3’⊕b2’⊕b1’ 如果收到的漢明碼為1100100，則p3p2p1=011，說明代碼有錯(cuò)，第3位（b4’）出錯(cuò)，有效信息為：1100 如果收到的漢明碼為1100111，則p3p2p1=111，說明代碼有錯(cuò)，第7位（b1’）出錯(cuò)，有效信息為：0110 如果收到的漢明碼為1100000，則p3

43、p2p1=110，說明代碼有錯(cuò)，第6位（b2’）出錯(cuò)，有效信息為：0010 如果收到的漢明碼為1100001，則p3p2p1=001，說明代碼有錯(cuò)，第1位（c1’）出錯(cuò)，有效信息為：0001 19. 已經(jīng)接收到下列漢明碼，分別寫出它們所對(duì)應(yīng)的欲傳送代碼。 （1）1100000（按偶性配置） （2）1100010（按偶性配置） （3）1101001（按偶性配置） （4）0011001（按奇性配置） （5）1000000（按奇性配置） （6）1110001（按奇性配置） 解：（一）假設(shè)接收到的漢明碼為C1’C2’B4’C3’B3’B2’B1’，按偶性配置則： P1=C1’⊕

44、B4’⊕B3’⊕B1’ P2=C2’⊕B4’⊕B2’⊕B1’ P3=C3’⊕B3’⊕B1’ （1）如接收到的漢明碼為1100000， P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕0⊕0=1 P3=0⊕0⊕0=0 P3P2P1=011，第3位出錯(cuò)，可糾正為1110000，故欲傳送的信息為1000。 （2）如接收到的漢明碼為1100010， P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕1⊕0=0 P3=0⊕0⊕0=0 P3P2P1=001，第1位出錯(cuò)，可糾正為0100010，故欲傳送的信息為0010。 （3）如接收到的漢明碼為1101001， P1=1⊕0⊕0⊕1=0 P2=

45、1⊕0⊕0⊕1=0 P3=1⊕0⊕1=0 P3P2P1=000，傳送無錯(cuò)，故欲傳送的信息為0001。 （二）假設(shè)接收到的漢明碼為C1’C2’B4’C3’B3’B2’B1’，按奇性配置則： P1=C1’⊕B4’⊕B3’⊕B1’⊕1 P2=C2’⊕B4’⊕B2’⊕B1’⊕1 P3=C3’⊕B3’⊕B1’⊕1 （4）如接收到的漢明碼為0011001， P1=0⊕1⊕0⊕1⊕1=1 P2=0⊕1⊕0⊕1⊕1=1 P3=1⊕0⊕1⊕1=1 P3P2P1=111，第7位出錯(cuò)，可糾正為0011000，故欲傳送的信息為1000。 （5）如接收到的漢明碼為1000000， P1=1⊕0

46、⊕0⊕0⊕1=0 P2=0⊕1⊕0⊕0⊕1=0 P3=0⊕0⊕0⊕1=1 P3P2P1=100，第4位出錯(cuò)，可糾正為1001000，故欲傳送的信息為0000。 （6）如接收到的漢明碼為1110001， P1=1⊕1⊕0⊕1⊕1=0 P2=1⊕1⊕0⊕1⊕1=0 P3=0⊕0⊕1⊕1=0 P3P2P1=000，傳送無錯(cuò)，故欲傳送的信息為1001。 20. 欲傳送的二進(jìn)制代碼為1001101，用奇校驗(yàn)來確定其對(duì)應(yīng)的漢明碼，若在第6位出錯(cuò)，說明糾錯(cuò)過程。 解：欲傳送的二進(jìn)制代碼為1001101，有效信息位數(shù)為n=7位，則漢明校驗(yàn)的校驗(yàn)位為k位，則：2k>=n+k+1，k=4，

47、進(jìn)行奇校驗(yàn)設(shè)校驗(yàn)位為C1C2C3C4，漢明碼為C1C2B7C3B6B5B4C4B3B2B1， C1=1⊕B7⊕B6⊕B4⊕B3⊕B1=1⊕1⊕0⊕1⊕1⊕1=1 C2=1⊕B7⊕B5⊕B4⊕B2⊕B1=1⊕1⊕0⊕1⊕0⊕1=0 C3=1⊕B6⊕B5⊕B4=1⊕0⊕0⊕1=0 C4=1⊕B3⊕B2⊕B1=1⊕1⊕0⊕1=1 故傳送的漢明碼為10100011101，若第6位(B5)出錯(cuò)，即接收的碼字為10100111101，則 P1=1⊕C1’⊕B7’⊕B6’⊕B4’⊕B3’⊕B1’=1⊕1⊕1⊕0⊕1⊕1⊕1=0 P2=1⊕C2’⊕B7’⊕B5’⊕B4’⊕B2’⊕B1’=1

48、⊕0⊕1⊕1⊕1⊕0⊕1=1 P3=1⊕C3’⊕B6’⊕B5’⊕B4’=1⊕0⊕0⊕1⊕1=1 P4=1⊕C4’⊕B3’⊕B2’⊕B1’=1⊕1⊕1⊕0⊕1=0 P4P3P2P1=0110說明第6位出錯(cuò)，對(duì)第6位取反即完成糾錯(cuò)。 21. 為什么在漢明碼糾錯(cuò)過程中，新的檢測(cè)位P4P2P1的狀態(tài)即指出了編碼中錯(cuò)誤的信息位？ 答：漢明碼屬于分組奇偶校驗(yàn)，P4P2P1=000，說明接收方生成的校驗(yàn)位和收到的校驗(yàn)位相同，否則不同說明出錯(cuò)。由于分組時(shí)校驗(yàn)位只參加一組奇偶校驗(yàn)，有效信息參加至少兩組奇偶校驗(yàn)，若果校驗(yàn)位出錯(cuò)，P4P2P1的某一位將為1，剛好對(duì)應(yīng)位號(hào)4、2、1；若果有效信息出錯(cuò)，將

49、引起P4P2P1中至少兩位為1，如B1出錯(cuò)，將使P4P1均為1，P2=0,P4P2P1=101, 22. 某機(jī)字長(zhǎng)16位，常規(guī)的存儲(chǔ)空間為64K字，若想不改用其他高速的存儲(chǔ)芯片，而使訪存速度提高到8倍，可采取什么措施？畫圖說明。 解：若想不改用高速存儲(chǔ)芯片，而使訪存速度提高到8倍，可采取八體交叉存取技術(shù)，8體交叉訪問時(shí)序如下圖： 23. 設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用作為訪問存儲(chǔ)器或I/O的控制信號(hào)（高電平為訪存，低電平為訪I/O），（低電平有效）為寫命令，（低電平有效）為讀命令。設(shè)計(jì)一個(gè)容量為64KB的采用低位交叉編址的8體并行結(jié)構(gòu)存儲(chǔ)器?，F(xiàn)有下圖所示的存儲(chǔ)器芯

50、片和138譯碼器。 畫出CPU和存儲(chǔ)器芯片（芯片容量自定）的連接圖，并寫出圖中每個(gè)存儲(chǔ)芯片的地址范圍（用十六進(jìn)制數(shù)表示）。 解：8體低位交叉并行存儲(chǔ)器的每個(gè)存儲(chǔ)體容量為64KB/8=8KB，因此應(yīng)選擇8KBRAM芯片，芯片地址線12根（A0-A12），數(shù)據(jù)線8根（D0-D7），用138譯碼器進(jìn)行存儲(chǔ)體的選擇。設(shè)計(jì)如下： 24. 一個(gè)4體低位交叉的存儲(chǔ)器，假設(shè)存儲(chǔ)周期為T，CPU每隔1/4存取周期啟動(dòng)一個(gè)存儲(chǔ)體，試問依次訪問64個(gè)字需多少個(gè)存取周期？ 解：4體低位交叉的存儲(chǔ)器的總線傳輸周期為τ，τ=T/4，依次訪問64個(gè)字所需時(shí)間為： t=T+(64-1) τ=T+63T/4

51、=16.75T 25. 什么是“程序訪問的局部性”？存儲(chǔ)系統(tǒng)中哪一級(jí)采用了程序訪問的局部性原理？ 答：程序運(yùn)行的局部性原理指：在一小段時(shí)間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；在空間上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲(chǔ)區(qū)；在訪問順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大 (大約 5:1 )。存儲(chǔ)系統(tǒng)中Cache-主存層次和主存-輔存層次均采用了程序訪問的局部性原理。 26. 計(jì)算機(jī)中設(shè)置Cache的作用是什么？能否將Cache的容量擴(kuò)大，最后取代主存，為什么？ 答：計(jì)算機(jī)中設(shè)置Cache的作用是解決CPU和主存速度不匹配問題。 不能將Cache的容量擴(kuò)大取代主

52、存，原因是:（1）Cache容量越大成本越高，難以滿足人們追求低價(jià)格的要求；（2）如果取消主存，當(dāng)CPU訪問Cache失敗時(shí)，需要將輔存的內(nèi)容調(diào)入Cache再由CPU訪問，造成CPU等待時(shí)間太長(zhǎng)，損失更大。 27. Cache做在CPU芯片內(nèi)有什么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？ 答：Cache做在CPU芯片內(nèi)主要有下面幾個(gè)好處： （1）可提高外部總線的利用率。因?yàn)镃ache在CPU芯片內(nèi)，CPU訪問Cache時(shí)不必占用外部總線。 （2）Cache不占用外部總線就意味著外部總線可更多地支持I/O設(shè)備與主存的信息傳輸，增強(qiáng)了系統(tǒng)的整體效率。 （3）可提高存取

53、速度。因?yàn)镃ache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高。 將指令Cache和數(shù)據(jù)Cache分開有如下好處： 1）可支持超前控制和流水線控制，有利于這類控制方式下指令預(yù)取操作的完成。 2）指令Cache可用ROM實(shí)現(xiàn)，以提高指令存取的可靠性。 3）數(shù)據(jù)Cache對(duì)不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點(diǎn)數(shù)據(jù)（如64位）。 補(bǔ)充： Cache結(jié)構(gòu)改進(jìn)的第三個(gè)措施是分級(jí)實(shí)現(xiàn)，如二級(jí)緩存結(jié)構(gòu)，即在片內(nèi)Cache（L1）和主存之間再設(shè)一個(gè)片外Cache（L2），片外緩存既可以彌補(bǔ)片內(nèi)緩存容量不夠大的缺點(diǎn)，又可在主存與片內(nèi)緩存間起到平滑速度差的作用，加

54、速片內(nèi)緩存的調(diào)入調(diào)出速度。 28. 設(shè)主存容量為256K字，Cache容量為2K字，塊長(zhǎng)為4。 （1）設(shè)計(jì)Cache地址格式，Cache中可裝入多少塊數(shù)據(jù)？ （2）在直接映射方式下，設(shè)計(jì)主存地址格式。 （3）在四路組相聯(lián)映射方式下，設(shè)計(jì)主存地址格式。 （4）在全相聯(lián)映射方式下，設(shè)計(jì)主存地址格式。 （5）若存儲(chǔ)字長(zhǎng)為32位，存儲(chǔ)器按字節(jié)尋址，寫出上述三種映射方式下主存的地址格式。 解：（1）Cache容量為2K字，塊長(zhǎng)為4，Cache共有2K/4=211/22=29=512塊， Cache字地址9位，字塊內(nèi)地址為2位 因此，Cache地址格式設(shè)計(jì)如下： C

55、ache字塊地址（9位） 字塊內(nèi)地址（2位） （2）主存容量為256K字=218字，主存地址共18位，共分256K/4=216塊， 主存字塊標(biāo)記為18-9-2=7位。 直接映射方式下主存地址格式如下： 主存字塊標(biāo)記（7位） Cache字塊地址（9位） 字塊內(nèi)地址（2位） （3）根據(jù)四路組相聯(lián)的條件，一組內(nèi)共有4塊，得Cache共分為512/4=128=27組， 主存字塊標(biāo)記為18-7-2=9位，主存地址格式設(shè)計(jì)如下： 主存字塊標(biāo)記（9位） 組地址（7位） 字塊內(nèi)地址（2位） （4）在全相聯(lián)映射方式下，主存字塊標(biāo)記為18-2=16位，其

56、地址格式如下： 主存字塊標(biāo)記（16位） 字塊內(nèi)地址（2位） （5）若存儲(chǔ)字長(zhǎng)為32位，存儲(chǔ)器按字節(jié)尋址，則主存容量為256K*32/4=221B， Cache容量為2K*32/4=214B，塊長(zhǎng)為4*32/4=32B=25B，字塊內(nèi)地址為5位， 在直接映射方式下，主存字塊標(biāo)記為21-9-5=7位，主存地址格式為： 主存字塊標(biāo)記（7位） Cache字塊地址（9位） 字塊內(nèi)地址（5位） 在四路組相聯(lián)映射方式下，主存字塊標(biāo)記為21-7-5=9位，主存地址格式為： 主存字塊標(biāo)記（9位） 組地址（7位） 字塊內(nèi)地址（5位） 在全相聯(lián)映射方式下，主存字塊標(biāo)記為21-5=16

57、位，主存地址格式為： 主存字塊標(biāo)記（16位） 字塊內(nèi)地址（5位） 29. 假設(shè)CPU執(zhí)行某段程序時(shí)共訪問Cache命中4800次，訪問主存200次，已知Cache的存取周期為30ns，主存的存取周期為150ns，求Cache的命中率以及Cache-主存系統(tǒng)的平均訪問時(shí)間和效率，試問該系統(tǒng)的性能提高了多少倍？ 解：Cache被訪問命中率為：4800/(4800+200)=24/25=96% 則Cache-主存系統(tǒng)的平均訪問時(shí)間為： ta=0.96*30ns+(1-0.96)*150ns=34.8ns Cache-主存系統(tǒng)的訪問效率為：e=tc/ta*100%=30/34.8*10

58、0%=86.2% 性能為原來的150ns/34.8ns=4.31倍，即提高了3.31倍。 30. 一個(gè)組相連映射的CACHE由64塊組成，每組內(nèi)包含4塊。主存包含4096塊，每塊由128字組成，訪存地址為字地址。試問主存和高速存儲(chǔ)器的地址各為幾位？畫出主存地址格式。 解：cache組數(shù)：64/4=16 ，Cache容量為：64*128=213字，cache地址13位 主存共分4096/16=256區(qū)，每區(qū)16塊 主存容量為：4096*128=219字，主存地址19位，地址格式如下： 主存字塊標(biāo)記（8位） 組地址（4位） 字塊內(nèi)地址（7位） 31. 設(shè)主存容量為1MB，

59、采用直接映射方式的Cache容量為16KB，塊長(zhǎng)為4，每字32位。試問主存地址為ABCDEH的存儲(chǔ)單元在Cache中的什么位置？ 解：主存和Cache按字節(jié)編址， Cache容量16KB=214B，地址共格式為14位，分為16KB/(4*32/8B)=210塊，每塊4*32/8=16B=24B，Cache地址格式為： Cache字塊地址（10位） 字塊內(nèi)地址（4位） 主存容量1MB=220B，地址共格式為20位，分為1MB/(4*32/8B)=216塊，每塊24B，采用直接映射方式，主存字塊標(biāo)記為20-14=6位，主存地址格式為： 主存字塊標(biāo)記（6位） Cache字塊地址（10位

60、） 字塊內(nèi)地址（4位） 主存地址為ABCDEH=1010 1011 1100 1101 1110B，主存字塊標(biāo)記為101010，Cache字塊地址為11 1100 1101，字塊內(nèi)地址為1110，故該主存單元應(yīng)映射到Cache的101010塊的第1110字節(jié)，即第42塊第14字節(jié)位置?；蛘咴贑ache的第11 1100 1101 1110=3CDEH字節(jié)位置。 32. 設(shè)某機(jī)主存容量為4MB，Cache容量為16KB，每字塊有8個(gè)字，每字32位，設(shè)計(jì)一個(gè)四路組相聯(lián)映射（即Cache每組內(nèi)共有4個(gè)字塊）的Cache組織。 （1）畫出主存地址字段中各段的位數(shù)。 （2）設(shè)Cache的初

61、態(tài)為空，CPU依次從主存第0，1，2，…，89號(hào)單元讀出90個(gè)字（主存一次讀出一個(gè)字），并重復(fù)按此次序讀8次，問命中率是多少？ （3）若Cache的速度是主存的6倍，試問有Cache和無Cache相比，速度約提高多少倍？ 解：（1）根據(jù)每字塊有8個(gè)字，每字32位（4字節(jié)），得出主存地址字段中字塊內(nèi)地址為3+2=5位。 根據(jù)Cache容量為16KB=214B，字塊大小為8*32/8=32=25B，得Cache地址共14位，Cache共有214-5=29塊。 根據(jù)四路組相聯(lián)映射，Cache共分為29/22=27組。 根據(jù)主存容量為4MB=222B，得主存地址共22

62、位，主存字塊標(biāo)記為22-7-5=10位，故主存地址格式為： 主存字塊標(biāo)記（10位） 組地址（7位） 字塊內(nèi)地址（5位） （2）由于每個(gè)字塊中有8個(gè)字，而且初態(tài)為空，因此CPU讀第0號(hào)單元時(shí)，未命中，必須訪問主存，同時(shí)將該字所在的主存塊調(diào)入Cache第0組中的任一塊內(nèi)，接著CPU讀第1~7號(hào)單元時(shí)均命中。同理，CPU讀第8，16，…，88號(hào)時(shí)均未命中。可見，CPU在連續(xù)讀90個(gè)字中共有12次未命中，而后8次循環(huán)讀90個(gè)字全部命中，命中率為： （3）設(shè)Cache的周期為t，則主存周期為6t，沒有Cache的訪問時(shí)間為6t*90*8，有Cache的訪問時(shí)間為t（90*8-12）+6t*

63、12，則有Cache和無Cache相比，速度提高的倍數(shù)為： 33．簡(jiǎn)要說明提高訪存速度可采取的措施。 答：提高訪存速度可采取三種措施： （1）采用高速器件。即采用存儲(chǔ)周期短的芯片，可提高訪存速度。 （2）采用Cache。CPU最近要使用的信息先調(diào)入Cache，而Cache的速度比主存快得多，這樣CPU每次只需從Cache中讀寫信息，從而縮短訪存時(shí)間，提高訪存速度。 （3）調(diào)整主存結(jié)構(gòu)。如采用單體多字或采用多體結(jié)構(gòu)存儲(chǔ)器。 38. 磁盤組有6片磁盤，最外兩側(cè)盤面可以記錄，存儲(chǔ)區(qū)域內(nèi)徑22cm，外徑33cm，道密度為40道/cm，內(nèi)層密度為400位/cm，轉(zhuǎn)速3600轉(zhuǎn)/分，問

64、： （1）共有多少存儲(chǔ)面可用？ （2）共有多少柱面？ （3）盤組總存儲(chǔ)容量是多少？ （4）數(shù)據(jù)傳輸率是多少？ 解：（1）共有：62=12個(gè)存儲(chǔ)面可用。 （2）有效存儲(chǔ)區(qū)域=（33-22）/ 2 = 5.5cm 柱面數(shù) = 40道/cm 5.5= 220道 （3）內(nèi)層道周長(zhǎng)=p22=69.08cm 道容量=400位/cm69.08cm= 3454B 面容量=3454B220道=759，880B 盤組總?cè)萘?759，880B 12面= 9，118，560B （4）轉(zhuǎn)速 = 3600轉(zhuǎn) / 60秒 = 60轉(zhuǎn)/秒 數(shù)據(jù)傳輸率 =

65、 3454B 60轉(zhuǎn)/秒 = 207，240 B/S 39. 某磁盤存儲(chǔ)器轉(zhuǎn)速為3000轉(zhuǎn)/分，共有4個(gè)記錄盤面，每毫米5道，每道記錄信息12 288字節(jié)，最小磁道直徑為230mm，共有275道，求： （1）磁盤存儲(chǔ)器的存儲(chǔ)容量。 （2）最高位密度（最小磁道的位密度）和最低位密度。 （3）磁盤數(shù)據(jù)傳輸率。 （4）平均等待時(shí)間。 解：（1）存儲(chǔ)容量 = 275道12 288B/道4面 = 13 516 800B （2）最高位密度 = 12 288B/（p230）= 17B/mm = 136位/mm（向下取整） 最大磁道直徑=230mm+2275道/(5道/mm) =

66、 230mm + 110mm = 340mm 最低位密度 = 12 288B /(p340)= 11B/mm = 92位 / mm （向下取整） （3）磁盤數(shù)據(jù)傳輸率= 12 288B 3000轉(zhuǎn)/分=12 288B 50轉(zhuǎn)/秒=614 400B/s （4）平均等待時(shí)間 = 1s/50 / 2 = 10ms 第5章 輸入輸出系統(tǒng) 1. I/O有哪些編址方式？各有何特點(diǎn)？ 解：常用的I/O編址方式有兩種： I/O與內(nèi)存統(tǒng)一編址和I/O獨(dú)立編址。 特點(diǎn)：I/O與內(nèi)存統(tǒng)一編址方式的I/O地址采用與主存單元地址完全一樣的格式，I/O設(shè)備和主存占用同一個(gè)地址空間，CPU可像訪問主存一樣訪問I/O設(shè)備，不需要安排專門的I/O指令。 I/O獨(dú)立編址方式時(shí)機(jī)器為I/O設(shè)備專門安排一套完全不