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1、沙洲職業(yè)工學(xué)院 2013 ~2014 學(xué)年 第一學(xué)期
《EDA技術(shù)與項(xiàng)目訓(xùn)練》答案
課程代號(hào)：822115012 試卷編號(hào)：17
班級(jí)： 學(xué)號(hào)： 姓名： 成績(jī)
一、單項(xiàng)選擇題：（本大題共15小題，每小題2分，共30分）
在每小題列出的四個(gè)備選項(xiàng)中只有一個(gè)是符合題目要求的，請(qǐng)將其代碼填寫在題后的括號(hào)內(nèi)。錯(cuò)選、多選或未選均無分。
題號(hào)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
答案
A
A
D
D
C
B
C
C
A
A
B
D
2、
D
C
C
1．VHDL常用的庫(kù)是 ( A )
?A. IEEE??????? B.STD????????
C. WORK?????? ? D. PACKAGE
2. 一個(gè)項(xiàng)目的輸入輸出端口是定義在 ( A ) 。
A. 實(shí)體中 B. 結(jié)構(gòu)體中 C. 任何位置 D. 進(jìn)程體
3. VHDL語言中信號(hào)定義的位置是 ( D )。
A. 實(shí)體中任何位置
B. 實(shí)體中特定位置
C. 結(jié)構(gòu)體中任何位
3、置
D. 結(jié)構(gòu)體中特定位置
4. 下面數(shù)據(jù)中屬于位矢量的是 ( D )。
A. 4.2 B. 3 C. ‘1’ D. “11011”
5. 可以不必聲明而直接引用的數(shù)據(jù)類型是 ( C ) 。
A. STD_LOGIC B. STD_LOGIC_VECTOR
C. BIT D. 以上均錯(cuò)誤
6. 如果a=1,b=0，則邏輯表達(dá)式（a AND b） OR（ NOT b AND a）的值是
4、 ( B )。
A. 0 B. 1 C. 2 D. 不確定
7. VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是 ( C ) 。
A. 邏輯運(yùn)算的優(yōu)先級(jí)最高 B. 關(guān)系運(yùn)算的優(yōu)先級(jí)最高
C. 邏輯運(yùn)算的優(yōu)先級(jí)最低 D. 關(guān)系運(yùn)算的優(yōu)先級(jí)最低
8. 不屬于順序語句的是 ( C ) 。
A. IF語句 B. LOOP語句
C. PROCESS語句 D. CASE語句
9. Quartus
5、Ⅱ是哪個(gè)公司的軟件 ( A ) 。
A. ALTERA B. ATMEL C. LATTICE D. XILINX
10. 下列那個(gè)流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計(jì)流程： ( A ) 。
A.原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試
B.原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試；
C.原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試；
D.原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試
11.
6、 下列語句中，不屬于并行語句的是： ( B ) 。
A.進(jìn)程語句 B.CASE語句
C.元件例化語句 D.WHEN…ELSE…語句
12. 下面哪一個(gè)可以用作VHDL中的合法的實(shí)體名 ( D )。
A. OR B. VARIABLE C. SIGNAL D. OUT1
13. 下面哪一個(gè)是VHDL中的波形編輯文件的后綴名 ( D )。
A. DOC B. BDF C. VHD D. VWF
14． 在VHDL的IEE
7、E標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有 ( C )種邏輯值。
A． 2 B. 3 C. 9 D. 8
15．在VHDL中，IF語句中至少應(yīng)有1個(gè)條件句，條件句必須由 ( C ) 表達(dá)式構(gòu)成。
A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER
二、問答題（本大題共6小題，每小題3分，共18分）
1. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息
Error: VHDL Design File “mux21” must cont
8、ain an entity of the same name
其錯(cuò)誤原因是 什么？。
答： 設(shè)計(jì)文件的文件名與實(shí)體名不一致。
2．……
SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);
SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);
……
E<=(2=>’1’, 4=>’0’, OTHERS=>’1’);
Q<=(2=>E (2), 4=>E (3), 5=>’1’, 7=>E (5), OTHERS=>E (4));
……
請(qǐng)問執(zhí)行完上面程序語句后Q的值等于多少？
答：Q的值為： “00
9、101101”
3.一個(gè)完整的VHDL程序包括哪幾大部份?
答：實(shí)體(ENTITY)、 結(jié)構(gòu)體(ARCHITECURE)、 配置(CONFIGURATION) 、 庫(kù)(LIBRARY) 、 程序包 (PACKAGE) 。
4. VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息
Error: VHDL syntax error: choice value length must match selector expression value length 其錯(cuò)誤原因是什么？
答：表達(dá)式寬度不匹配。
5.用VHDL語言中的并置運(yùn)算來實(shí)現(xiàn)：d(2)=c，d(1)
10、=b,d(0)=a。
答：d<=c&b&a;
6.VHDL的數(shù)據(jù)對(duì)象包括哪些?
答：VHDL的數(shù)據(jù)對(duì)象包括常量(constant)、?變量(varuable)?和?信號(hào)(signal) ，它們是用來存放各種類型數(shù)據(jù)的容器。
三、VHDL程序填空：（本大題共2小題，每空1分，共20分）
1. 下面程序是用CASE語句來實(shí)現(xiàn)的四選一的的數(shù)據(jù)選擇器，試補(bǔ)充完整。
LIBRARY IEEE ;
USE IEEE. STD_LOGIC_1164 .ALL;
ENTITY coder IS
PORT (D0,D1,D2,D3: IN STD_L
11、OGIC_VECTOR (3 DOWNTO 0 );
A,B: IN STD_LOGIC；
Y: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ;
END coder;
ARCHITECTURE behav OF CODER IS
SIGNAL SEL : STD_LOGIC_VECTOR(1 DOWNTO 0);
BEGIN
SEL<=A&B ;
PROCESS( D0,D1,D2,D3,SEL )
BEGIN
CASE SEL IS
WHEN
12、 “00”=> Y<=d0;
WHEN “01”=> Y<=d1;
WHEN “10”=> Y<=d2;
WHEN “11”=> Y<=d3;
When OTHERS => Y<=”ZZZZ”;
END CASE ;
END PROCESS;
END Behav;
2.下面程序是條件信號(hào)賦值語句設(shè)計(jì)的10線-4線的優(yōu)先編碼器，試補(bǔ)充完整。
LIBRARY ieee ;
USE IEEE. std_logic_1164.ALL;
ENTITY EX7 IS
PORT
( I : IN Std_logic_Vector （9 do
13、wnto 0 ）;
A: OUT Std_logic_Vector (3 Downto 0)
);
END EX7;
ARCHITECTURE arc OF EX7 IS
BEGIN
A <= “1001” WHEN I(9)=‘1’ ELSE
“1000” WHEN I(8)=‘1’ ELSE
“0111” WHEN I(7)=‘1’ ELSE
“0110” WHEN I(6)=‘1’ E
14、LSE
“0101” WHEN I(5)=‘1’ ELSE
“0100” WHEN I(4)=‘1’ ELSE
“0011” WHEN I(3)=‘1’ ELSE
“0010” WHEN I(2)=‘1’ ELSE
“0001” WHEN I(1)=‘1’ ELSE
“0000” WHEN I(0)=‘1’ ELSE
“1001” ；
15、END arc ;
四、寫VHDL程序：（32分）
1.（10分）試用VHDL語言設(shè)計(jì)一個(gè)三輸入端的與門電路,數(shù)據(jù)類型統(tǒng)一為std_logic的類型。
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY AGREE IS
PORT
(A，B，C: IN std_logic;
Y:out std_logic);
END AGREE;
ARCHITECTURE ART OF AGREE IS
Signal sel：std_logic_1164（2 downto 0）；
BEGIN
Se
16、l<=A&B&C;
WITH SEL SELECT
Y<=‘1’ WHEN “111”,
‘0’ WHEN OTHERS;
END ART;
2.（10分）試用VHDL語言來設(shè)計(jì)一個(gè)3-8譯碼器.
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY decoder3_8 IS
PORT
(inp: IN std_logic_vector(2 downto 0);
outp:out bit_vector(7 downto 0););
END decoder3_8;
ARCHITECT
17、URE ART OF decoder3_8 IS
BEGIN
process(inp)
begin
CASE INP IS
WHEN “000”=>OUTP<=“00000001”;
WHEN “001”=>OUTP<=“00000010”;
WHEN “010”=>OUTP<=“00000100”;
WHEN “011”=>OUTP<=“00001000”;
WHEN “100”=>OUTP<=“00010000”;
WHEN “101”=>OUTP<=“00100000”;
WHEN “110”=>OUT
18、P<=“01000000”;
WHEN “111”=>OUTP<=“10000000”;
WHEN OTHERS=>OUTP<=“XXXXXXXX”;
End CASE;
End process;
END ART;
3.（12分）設(shè)計(jì)一個(gè)帶異步清零的13進(jìn)制的計(jì)數(shù)器
其中:時(shí)鐘信號(hào)clk
異步復(fù)位信號(hào)rst
輸出端口Q
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity count13 is
port(
clk,rst:in
19、 std_logic;
q:buffer std_logic_vector(3 downto 0);
);
end count13;
architecture arc of count13 is
begin
process(clk,rst)
begin
if rst=’0’then
q<="0000";
elsif clk'event and clk='1' then
if q="1100" then
q<="0000";
else
q<=q+1;
end if;
end if;
end process;
end;
《EDA技術(shù)與項(xiàng)目訓(xùn)練》試卷 第 9 頁 共8頁 出題人：趙蓉
eda技術(shù)與項(xiàng)目訓(xùn)練-17 試卷答案 -趙蓉
