《二十四小時(shí)計(jì)時(shí)器南理工EDAquartus應(yīng)用》由會(huì)員分享，可在線閱讀，更多相關(guān)《二十四小時(shí)計(jì)時(shí)器南理工EDAquartus應(yīng)用（27頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、 EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 1頁(yè) 共 25 頁(yè) 實(shí)驗(yàn)一 二十四小時(shí)數(shù)字計(jì)時(shí)器 一、實(shí)驗(yàn)內(nèi)容及題目簡(jiǎn)介 利用 QuartusII 軟件設(shè)計(jì)一個(gè)數(shù)字鐘，并下載到 SmartSOPC實(shí)驗(yàn)系統(tǒng)中，可以完成 00:00:00 到 23:59:59 的計(jì)時(shí)功能，并在控制電路的作用下具有保持、清零、快速校 時(shí)、快速校分、整點(diǎn)報(bào)時(shí)等功能。 二、實(shí)驗(yàn)設(shè)計(jì)要求 （1）設(shè)計(jì)基本要求 1、能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能； 2、分別由六個(gè)數(shù)碼管顯示時(shí)分秒的計(jì)時(shí)； 3、 K1 是系統(tǒng)的使能開(kāi)關(guān)（

2、 4、 K2 是系統(tǒng)的清零開(kāi)關(guān)（ 5、 K3 是系統(tǒng)的校分開(kāi)關(guān)（ 6、 K4 是系統(tǒng)的校時(shí)開(kāi)關(guān)（  K1=0正常工作， K2=0正常工作， K3=0正常工作， K4=0正常工作，  K1=1時(shí)鐘保持不變）； K2=1時(shí)鐘的分、秒全清零）； K3=1時(shí)可以快速校分）； K4=1時(shí)可以快速校時(shí)）； (2) 設(shè)計(jì)提高部分要求 1、使時(shí)鐘具有整點(diǎn)報(bào)時(shí)功能（當(dāng)時(shí)鐘計(jì)到 59’53”時(shí)開(kāi)始報(bào)時(shí)，在 59’53” , 59 ’ 55” ,59 ’57” 時(shí)報(bào)時(shí)頻率為 512Hz,59’59”時(shí)報(bào)時(shí)頻率為 1KHz, ）；

3、 2、鬧表設(shè)定功能； 3、自己添加其他功能； EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 2頁(yè) 共 25 頁(yè) 三、方案論證 數(shù)字鐘整體框圖如下圖所示 本實(shí)驗(yàn)的目的是利用 QuartusII 軟件設(shè)計(jì)一個(gè)多功能的數(shù)字計(jì)時(shí)器， 使該計(jì)時(shí)器具有計(jì)時(shí)，顯示，清零，較分，校時(shí)及整點(diǎn)報(bào)時(shí)功能。依據(jù)上述數(shù)字鐘電路結(jié)構(gòu)方框 圖可知，秒計(jì)時(shí)器和分計(jì)時(shí)器均為 60 進(jìn)制，小時(shí)計(jì)時(shí)器是 24 進(jìn)制計(jì)數(shù)器。當(dāng)秒計(jì)

4、時(shí)器對(duì) 1HZ時(shí)鐘脈沖信號(hào)計(jì)數(shù)到 60 時(shí)，產(chǎn)生一個(gè)進(jìn)位脈沖， 使分計(jì)時(shí)器的數(shù)值加 1，同樣，分計(jì)時(shí)器計(jì)數(shù)到 60 時(shí)，使小時(shí)計(jì)時(shí)器的數(shù)值加一。秒計(jì)數(shù)模塊和分計(jì)數(shù)模塊的核心是模 60 的計(jì)數(shù)器，時(shí)計(jì)數(shù)模塊的核心為模 24 的計(jì)數(shù)器，并且采用同步計(jì)數(shù)的方法，即三個(gè)模塊的時(shí)鐘信號(hào)均來(lái)自同一個(gè)頻率信號(hào)。 當(dāng)數(shù)字鐘走時(shí)出現(xiàn)誤差時(shí)，通過(guò)校時(shí)電路對(duì)時(shí)，分的時(shí)間進(jìn)行校正，其中校時(shí)電 路和清零電路只需在原有電路的基礎(chǔ)上采用一定的邏輯門(mén)電路實(shí)現(xiàn)。 為了防止機(jī)械開(kāi)關(guān)造成的抖動(dòng)，本次實(shí)驗(yàn)我采用 D觸發(fā)器來(lái)消抖。 系統(tǒng)復(fù)位模塊只需要在計(jì)時(shí)模塊的清零輸入端輸入有效信號(hào)， 即可完成系統(tǒng)復(fù)位功能。

5、譯碼顯示模塊要采用動(dòng)態(tài)譯碼顯示電路。用數(shù)據(jù)選擇器在控制信號(hào)的作用下，選 擇輸出秒位、分位或時(shí)位，上面所說(shuō)的控制信號(hào)是由一個(gè)模 6 計(jì)數(shù)器產(chǎn)生的信號(hào)。利用一個(gè)譯碼器進(jìn)行數(shù)碼管的位碼控制， 輸入的控制信號(hào)同樣為模 6 計(jì)數(shù)器產(chǎn)生的信號(hào)。為了保證數(shù)字鐘走時(shí)準(zhǔn)確，時(shí)鐘信號(hào)源輸出的信號(hào)頻率需經(jīng)過(guò)分頻器分頻，得到 1HZ和 1KHZ時(shí)鐘信號(hào)。1HZ時(shí)鐘信號(hào)用于計(jì)時(shí)， 1KHZ時(shí)鐘信號(hào)用于動(dòng)態(tài)掃描譯碼電路。 EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 3頁(yè) 共 25 頁(yè) 通過(guò)分計(jì)時(shí)器和秒計(jì)時(shí)器的引腳在固定時(shí)刻采用邏輯門(mén)進(jìn)行邏輯運(yùn)算后驅(qū)動(dòng)蜂鳴器， 可實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)功能，引入不

6、同的頻率信號(hào)可改變報(bào)時(shí)聲音的頻率。 四、 各子模塊設(shè)計(jì)原理與實(shí)現(xiàn) 脈沖發(fā)生器模塊總體設(shè)計(jì) 脈沖發(fā)生器是數(shù)字電子鐘的核心部分， 它的精度和穩(wěn)定度直接決定數(shù)字電子鐘的 質(zhì)量。本實(shí)驗(yàn)中，實(shí)驗(yàn)操作板只能提供 48MHZ的頻率，為保證數(shù)字電子鐘的正常運(yùn)行， 我們需要多種頻率的保障： 電子鐘正常運(yùn)行時(shí) 1HZ的秒脈沖，動(dòng)態(tài)掃描譯碼器時(shí) 1KHZ 的掃描脈沖，報(bào)時(shí)電路中 500HZ的低頻信號(hào)脈沖。這些脈沖的獲得可通過(guò)分頻電路對(duì) 48MHZ的脈沖信號(hào)連續(xù)分頻，選取我們所需要的頻率信號(hào)輸入相關(guān)電路即可。具體實(shí) 現(xiàn)方法如以下流程圖所示：

7、 分頻子模塊原理圖 （1）先設(shè)計(jì)一個(gè) 1M分頻器，利用此分頻器，理論上將得到 48Hz 的頻率信號(hào)，同時(shí)在 1000 分頻電路輸出端得到 48KHz的頻率信號(hào)。該分頻器的設(shè)計(jì)，利用 74160 計(jì)數(shù)器， 74160 是具有清零、置數(shù)、計(jì)數(shù)和禁止計(jì)數(shù)（保持） 4 中功能的集成 BCD碼計(jì)數(shù)器。用 3 個(gè) 74160 級(jí)聯(lián)可以形成一個(gè) 1000 計(jì)數(shù)器，即實(shí)現(xiàn)了 1000 分頻，1M分頻參照 1K 分頻設(shè)計(jì)。 VCC VC1

8、 CLK1 f rediv input INPUT VCC VC1 CO3 VC1 CLK1 封裝后 fdiv2 fredivinput 48kfre 48fre inst1  EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 74160 VC1 74160 VC1 LDN LDN A A B QA B QA C QB C QB D QC

9、D QC E NT QD ENT QD E NP RCO VC1 ENP RCO VC1 CLRN CLRN CLK CLK1 CLK CLK1 inst COUNTE R inst4 COUNTER 74160 VC1 74160 VC1 LDN LDN A A B QA B QA

10、 C QB C QB D QC D QC E NT QD ENT QD E NP RCO VC1 ENP RCO VC1 CLRN CLRN CLK CLK1 CLK CLK1 inst6 COUNTE R inst7 COUNTER  74160 LDN A B QA C QB D QC ENT QD ENP RCO C

11、LRN CLK inst5 COUNTER 74160 LDN A B QA C QB D QC ENT QD ENP RCO CLRN CLK inst8 COUNTER  第4頁(yè)共25頁(yè) CO3 CO3 OUTPUT 48kf re OUTPUT 48f re （2）設(shè)計(jì)第二個(gè)分頻器， 該分頻器為一個(gè)模 24 的計(jì)數(shù)器。模 24 計(jì)數(shù)器由兩個(gè) 74160 實(shí)現(xiàn)。仍然以 74160 為基礎(chǔ)進(jìn)行設(shè)計(jì)。當(dāng)輸

12、入 48KHz和 48Hz信號(hào)，將得到 2KHz和 2Hz 的頻率信號(hào)。 ql[2] NAND2 qh[1] CLR NOT mid_output OUTPUT inst4 inst5 VCC VC0 74160 VC0 LDN A B QA C QB ql[2] D QC ENT QD CLR ENP RCO CLR CLRN  74160 LDN A B QA

13、 qh[1] C QB D QC ENTQD ENP RCO CLRN CL0 CLK CL0 mid_input INPUT CLK VCC inst COUNTER inst1COUNTER 波形圖如下所示 EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 5頁(yè) 共 25 頁(yè) fdiv1 封裝后  mid_input mid_output inst （3）最后是一個(gè)二分頻電路的實(shí)現(xiàn)，當(dāng)然該分頻器的實(shí)現(xiàn)著實(shí)簡(jiǎn)單，通過(guò)數(shù)字電路

14、 的學(xué)習(xí)便知只需利用一個(gè) T 觸發(fā)器便可組合成一個(gè)二分頻器。 2 C V t w o f r e i n p u 其波形圖如下圖所示： 封裝后 fdiv3 tw ofreinput tw ofreoutput inst3  V C C TFFE V C 2 PRN OUTPUT t w o f r e o u t p T Q INPUT

15、 V C C V C 2 ENA CLRN i n s t 2 C V 模塊整合總體電路 將各分頻子模塊整合為最后的脈沖發(fā)生電路，如圖所示： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 6 頁(yè) 共 25 頁(yè) q5 1kf re fdiv1 OUTPUT q1 q9 q6 OUTPUT

16、 mid_input mid_output 2f re q8 OUTPUT 512f re inst9 q7 OUTPUT 1f re fdiv1 fdiv3

17、 q2 q4 q9 q3 mid_input mid_output tw ofreinput tw ofreoutput inst inst10 fdiv2 fdiv3 fdiv3 sy steminput INPUT q1 q4 q6 q3 q5 fr

18、edivinput 48kfre tw ofreinput tw ofreoutput tw ofreinput tw ofreoutput VCC q2 48fre inst1 inst3 inst11 fdiv3 fdiv3 q6 q7 q5

19、 q8 tw ofreinput tw ofreoutput tw ofreinput tw ofreoutput inst7 inst12 封裝后 fdiv systeminput 1kfre 2fre 512fre 1fre inst 計(jì)時(shí)電路總體設(shè)計(jì) 計(jì)時(shí)電路是本實(shí)驗(yàn)基礎(chǔ)電路中的關(guān)鍵電路，也是本實(shí)驗(yàn)的核心之所在。由時(shí)計(jì)時(shí) 器、分計(jì)時(shí)器、秒計(jì)時(shí)器構(gòu)成。計(jì)時(shí)電路中的計(jì)數(shù)

20、器， 可以用 74160 來(lái)實(shí)現(xiàn)。分別 設(shè)計(jì)計(jì)時(shí)，計(jì)分和計(jì)秒的電路，計(jì)時(shí)為 0~23，計(jì)分及計(jì)秒為 0~59。即，采用模 24 進(jìn) 行計(jì)時(shí)，采用模 60 進(jìn)行計(jì)分和計(jì)秒，在達(dá)到 23 時(shí) 59 分 59 秒時(shí)時(shí)鐘自動(dòng)清零。 計(jì)時(shí)電路各子模塊設(shè)計(jì) ⑴ 秒計(jì)數(shù)模塊 因?yàn)槊胛坏哪?shù)為 60，所以使用兩片 74160 來(lái)設(shè)計(jì)模 60 計(jì)數(shù)器，采用置數(shù)法來(lái) 使計(jì)數(shù)器歸零。其電路圖如下所示。 EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 sec_shi[0] NAND4 sec_shi[2] LDN sec_ge[0] sec_ge[3]

21、 inst1  第7頁(yè)共25頁(yè) NOT sco inst6 LDN ground GND EN CLR CLK AND2 key _min NOR2  74160 LDN A B QA C QB D QC ENT QD ENP RCO CLRN  LDN sec_ge[0] ground sec_ge[1] sec_ge[2] sec_ge[3] CLR CLK 

22、 74160 LDN A sec_shi[0] B QA sec_shi[1] C QB sec_shi[2] D QC sec_shi[3] ENT QD ENP RCO CLRN key _hr CLK COUNTER inst5 inst7 inst CLK INPUT VCC CLR INPUT VCC EN INPUT VCC key _min INPUT VCC key _h

23、r INPUT VCC 仿真波形如下圖所示： CLK inst9 COUNTER OUTPUT sec_ge[3..0] OUTPUT sec_shi[3..0] OUTPUT sco ⑵ 分計(jì)數(shù)模塊 分計(jì)數(shù)模塊的設(shè)計(jì)與秒計(jì)數(shù)模塊的設(shè)計(jì)思路一致， 只是在決定回零的與非門(mén)輸入端數(shù)目比秒計(jì)數(shù)模塊的多一個(gè)，將其設(shè)置為 ET端?，F(xiàn)將其電路圖放置如下： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 min_shi

24、[2] NAND5 min_shi[0] IN1 LDN min_ge[3] IN2 min_ge[0] IN3 OUT ET IN4 IN5 inst1  第8頁(yè)共25頁(yè) NOT mco inst7 LDN 74160 ground LDN A B QA GND C QB D QC EN ENT QD CLR ENP RCO CLRN CLK 

25、 LDN ground min_ge[0] min_ge[1] min_ge[2] min_ge[3] CLR CLK  74160 LDN A min_shi[0] B QA min_shi[1] C QB min_shi[2] D QC min_shi[3] ENT QD ENP RCO CLRN CLK CLK inst COUNTER inst2 COUNTER CLK

26、 INPUT OUTPUT min_ge[3..0] VCC CLR INPUT OUTPUT min_shi[3..0] VCC EN INPUT OUTPUT mco VCC ET INPUT VCC ⑶ 時(shí)計(jì)數(shù)模塊 時(shí)計(jì)數(shù)模塊為一個(gè)模 24 的計(jì)數(shù)器， 與設(shè)計(jì)分計(jì)數(shù)模塊的考慮一樣， 其與非門(mén)的輸 入端并不是只有 3 個(gè)輸入端，還需外加兩個(gè)輸入端，這兩個(gè)輸入端分別為 ET1和 ET2， 它們接收來(lái)自秒計(jì)數(shù)模塊和分計(jì)數(shù)模塊的進(jìn)位信號(hào)。 EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告

27、 第 9 頁(yè) 共 25 頁(yè) NAND4 hr_shi[1] hr_ge[1] LDN NOT hco hr_ge[0] inst8 ET inst3 LDN ground GND EN CLR CLK  74160 LDN LDN ground A hr_ge[0] B QA hr_ge[1] C QB hr_ge[2] D QC hr_ge[3] ENT QD E

28、NP RCO CLRN CLR CLK  74160 LDN A hr_shi[0] B QA hr_shi[1] C QB hr_shi[2] D QC hr_shi[3] ENT QD ENP RCO CLRN CLK CLK inst COUNTER inst1 COUNTER CLK INPUT OUTPUT hr_shi[3..0] VCC CLR INPUT OUTPUT hr_ge[3..0] VCC EN INPUT O

29、UTPUT hco VCC ET INPUT VCC 仿真波形如下圖所示： 這樣，就完成了三個(gè)計(jì)數(shù)模塊的設(shè)計(jì)，進(jìn)行封裝，其封裝圖如下所示： miao fen shi CLK sec_ge[3..0] CLK min_ge[3..0] CLK hr_shi[3..0] CLR sec_shi[3..0] CLR min_shi[3..0] CLR hr_ge[3..0] EN sco EN mco EN h

30、co key_min ET ET key_hr inst inst1 inst2 模塊整合總體電路 對(duì)三個(gè)小模塊進(jìn)行整合， 實(shí)現(xiàn)整體的設(shè)計(jì)。 其中，各進(jìn)位信號(hào)的應(yīng)該加至使能端， 且采用同步計(jì)數(shù)的方法，即所有計(jì)數(shù)器的時(shí)鐘信號(hào)均由一個(gè)頻率信號(hào)驅(qū)動(dòng)。 電路圖放置如下： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 10 頁(yè) 共 25 頁(yè) miao fen shi cp s_g[3..0] cp m_g[3

31、..0] cp h_s[3..0] clr CLK sec_ge[3..0] s_s[3..0] clr CLK min_ge[3..0] clr CLK hr_shi[3..0] h_g[3..0] en CLR sec_shi[3..0] CLR min_shi[3..0] m_s[3..0] CLR hr_ge[3..0] key _min EN sco E N mco EN hco key _hr key_min E T ET

32、 key_hr inst inst1 inst2 OR2 OR2 h_q m_q inst4 inst3 仿真波形如下圖所示： 4.3 報(bào)時(shí)電路 數(shù)字鐘 59 分 53 秒、 59 分 55 秒、 59 分 57 秒的報(bào)時(shí)鳴叫頻率是 500Hz，在 59 分 59 秒的報(bào)時(shí)鳴叫頻率

33、是 1KHz。 要使蜂鳴器在 59'53" 、59'55"、59'57" 時(shí)發(fā)出低聲（頻率約為 500Hz）；在 59'59" 時(shí)發(fā)出高 聲 （ 頻 率 約 為 1KHz）。 蜂 鳴 器 的 一 端 接 地 ， 另 一 端 的 輸 入 滿 足 ： H＝ 59'53" f3  59'55" f3  59'57" f 3  59'59" f 4  59'51" (2" f 3  4" f3  6" f 3  8" f 4 ) 59'51" 2" f 3 4" f3 8" f 4  。 因此將分十

34、位的  QC和  QA 端、分個(gè)位  QD和  QA 端接到四輸入端與門(mén)（ “與門(mén)  1”），秒 十位的  QC和  QA 端、秒個(gè)位的  QA 接到另一個(gè)四輸入端與門(mén)（ “與門(mén)  2”），2 秒、 4 秒和  8 秒分別對(duì)應(yīng)秒個(gè)位的  QB、QC和  QD，其中  f3 為  500Hz的頻率信號(hào)  ,  f 4為  1KHz的頻率信 號(hào)。 整點(diǎn)報(bào)時(shí)模塊的電路圖如下所示： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告  第11頁(yè)共25頁(yè)

35、 m_s[2] m_s[0] m_g[3] m_g[0] 512f re NAND2 s_g[1] inst3 s_s[2] s_s[0] 512f re NAND2 s_g[0] NAND3 s_g[2] inst4 inst7 1kf re NAND2 512f re s_g[3] 1kf re inst5 s_g[3..0] s_s[2] s_s[0] m_s[2] m_s[0] m_g[3]

36、 m_g[0]  AND4 inst AND4 inst1 INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC INPUT VCC  AND2 buzzer inst2

37、 OUTPUT buzzer 封裝后如下圖所示： beep 512fre buzzer 1kfre s_g[3..0] s_s[2] s_s[0] m_s[2] m_s[0] m_g[3] m_g[0] inst2 4.4 譯碼顯示電路 譯碼顯示電路總體設(shè)計(jì) EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第12頁(yè) 共25頁(yè) DIG0 8421 BCD SL DIG1 SH 8

38、421 ML BCD 24 選 4  顯示 譯碼器  a b c d DIG2 MH MUX 7447 e f HL g DIG3 HH DIG0 DIG1 DIG4 譯碼器 DIG2 A2 A1 A0 74138 DIG3 CLK2 計(jì)數(shù)器 DIG4 DI

39、G5 DIG5 其中 DIG0—— DIG5為 LED的位碼， a—g 為 LED的段碼。譯碼器 74138 用來(lái)選擇 哪一位 LED顯示，而 24 選四 MUX用來(lái)決定所選 LED上顯示的內(nèi)容。 4.4.1 各子功能的實(shí)現(xiàn) （1）設(shè)計(jì)四個(gè) 74151 八選一數(shù)據(jù)選擇器聯(lián)合構(gòu)成了一個(gè) 32 選 4 數(shù)據(jù)選擇器，目的是 能夠輪流選擇輸出計(jì)時(shí)器的秒分時(shí)以及秒表信號(hào)共六位數(shù)據(jù)。如下圖 p[0] A 74151 p[0] 74151 p[0] 74151 p[0] p[1] A

40、 p[1] A p[1] B p[1] B p[2] B p[2] p[2] C p[2] C s_g[0] C s_g[2] s_g[3] D0 s_g[1] D0 s_s[0] D0 s_s[2] s_s[3] s_s[1] m_g[0] D1 y [0] D1 y [1] m_g[2] D1 y [2] m_g[3] m_g[1] m_s[0

41、] D2 Y D2 Y m_s[2] D2 Y m_s[3] m_s[1] h_g[0] D3 WN D3 WN h_g[2] D3 WN h_g[3] h_g[1] h_s[0] D4 D4 h_s[2] D4 h_s[3] D5 h_s[1] D5 ground D5 ground ground D6 ground D6 D6 D7

42、 D7 D7 GN GN GN GND MULTIPLEXER inst1 MULTIPLEXER inst2 MULTIPLEXER inst  74151 A B C D0 D1 y [3] D2 Y D3 WN D4 D5 D6 D7 GN inst3 MULTIPLEXER p[2..0] INPUT VCC s_g[3..0] INPUT

43、 VCC OUTPUT y [3..0] s_s[3..0] INPUT VCC m_g[3..0] INPUT VCC m_s[3..0] INPUT VCC h_g[3..0] INPUT VCC h_s[3..0] INPUT VCC 封裝后： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 13頁(yè) 共 25頁(yè) mux p[2..0] y[3..0] s_g[3..0] s_s[3..0]

44、 m_g[3..0] m_s[3..0] h_g[3..0] h_s[3..0] inst10 （2）設(shè)計(jì)模六計(jì)數(shù)器，其功能使得信號(hào)的頻率大于 30Hz，這樣才能保證數(shù)碼管在顯 示時(shí)不出現(xiàn)閃爍現(xiàn)象。 LDN 74160 LDN A B QA GND C QB VCC D QC ENT QD ENP RCO CLRN CP CLK inst COUNTER 

45、 q[0] q[1] NAND2 LDN q[2] inst1 CP INPUT OUTPUT q[2..0] VCC 仿真波形如下圖所示 封裝后： mod6 CP q[2..0] inst5 （3）設(shè)計(jì) 7447 是將選擇輸出的 4 位 BCD碼轉(zhuǎn)化成對(duì)應(yīng)的數(shù)據(jù)以便可以由單晶體顯示 器顯示輸出； 74138 是一個(gè)譯碼器，用來(lái)控制選擇哪一個(gè)顯示器顯示。 EDA 設(shè)計(jì)（

46、II）實(shí)驗(yàn)報(bào)告 第 14頁(yè) 共 25頁(yè) 74138 Y0N dig[0] q[0] dig[1] A Y1N q[1] dig[2] B Y2N q[2] dig[3] C Y3N dig[4] G1 Y4N gd dig[5] G2AN Y5N dig[6] G2BN Y6N GND dig[7] Y7N inst 3:8 DE CODER  y [0] 7447 seg[0] y [1] A OA

47、 seg[1] B OB y [2] seg[2] C OC y [3] seg[3] D OD seg[4] VCC LTN OE seg[5] RBIN OF seg[6] BIN OG RBON inst4 BCD TO 7SE G 模塊整合總體電路 本模塊原理為： 將 1KHZ的頻率進(jìn)行摸 8 后所得輸出信號(hào)快速掃描選擇 LED顯示 的位碼，同時(shí)通過(guò)所得的三位信號(hào)的 8 種組合選擇秒表個(gè)位，秒表十位，秒各位，秒 十位，分個(gè)位，分十位以及時(shí)個(gè)位，時(shí)十位輸出。使

48、其在所選定的 LED上顯示出來(lái)。 由于 1KHZ的掃描頻率很快，以及人眼的遲滯效應(yīng)， LED顯示基本看不到閃爍。 將各子模塊拼接，同時(shí)在顯示電路中加入報(bào)時(shí)電路排列，如下圖所示： jishiqi cp1 clr cp s_g[3..0] en clr s_s[3..0] key _min en m_g[3..0] key _hr key_min m_s[3..0] 2f reinput key_hr h_g[3..0] 2freinput h_s[3..0] inst9

49、 cp1 INPUT VCC  q[2..0] s_g[3..0] s_s[3..0] m_g[3..0] m_s[3..0] h_g[3..0] h_s[3..0] cp2  mux y [3..0] p[2..0] y[3..0] s_g[3..0] s_s[3..0] m_g[3..0] VCC m_s[3..0] h_g[3..0] h_s[3..0] inst10 mod6 q[2..0] CP q[2

50、..0] VCC inst8  y [0] 7447 A OA y [1] OB B y [2] OC C y [3] OD D LTN OE RBIN OF BIN OG RBON inst4 BCD TO 7SEG 74138 q[0] Y0N A Y1N q[1] B Y2N q[2] C Y3N gd G1 Y4N G2AN Y5N G2BN Y6N  seg[0] seg[1] seg[2] seg[3]

51、 seg[4] seg[5] seg[6] dig[0] dig[1] dig[2] dig[3] dig[4] dig[5] dig[6] cp2 INPUT VCC clr INPUT VCC en INPUT VCC key _min INPUT VCC key _hr INPUT VCC 2f reinput INPUT VCC 1kf re INPUT VCC beep cp2 buzzer 1kf re

52、 512fre buzzer s_g[3..0] 1kfre s_s[2] s_g[3..0] s_s[0] s_s[2] m_s[2] s_s[0] m_s[0] m_s[2] m_g[3] m_s[0] m_g[0] m_g[3] m_g[0] inst2  GND Y7N inst 3:8 DECODER OUTPUT seg[6..0] OUTPUT dig[7..0] OUTPUT buzzer dig[7] 其仿真波形如下圖所示 ED

53、A 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 15頁(yè) 共 25頁(yè) 封裝后如下圖所示： all cp1 seg[6..0] cp2 dig[7..0] clr buzzer en key_min key_hr 2freinput 1kfre inst1 4.5 校分校時(shí)電路 在電子鐘計(jì)時(shí)不準(zhǔn)確的時(shí)候，需要對(duì)其進(jìn)行校正。在實(shí)際應(yīng)用系統(tǒng)中，校分電路 是必不可少的一部分。為達(dá)到這一目的，需有一定的校分校時(shí)信號(hào)，通過(guò)開(kāi)關(guān)電路的

54、控制，系統(tǒng)在正常計(jì)時(shí)信號(hào)和校分信號(hào)之間進(jìn)行選擇，從而達(dá)到校分或正常計(jì)時(shí)的效 果。 校時(shí)電路原理與校分電路大致相同，故對(duì)校分電路做簡(jiǎn)要介紹。分計(jì)數(shù)器的計(jì)數(shù) 脈沖有兩個(gè)不同的來(lái)源： 一個(gè)是秒的進(jìn)位信號(hào)， 還有一個(gè)是快速校分信號(hào) （可以是 1Hz 或 2Hz 脈沖），根據(jù)校分開(kāi)關(guān)的不同狀態(tài)決定送入分計(jì)數(shù)器的脈沖來(lái)源，以完成正常工作或快速校分功能。這兩個(gè)來(lái)源將滿足“或”的關(guān)系，所以可通過(guò)一個(gè)或門(mén)來(lái)選通這兩個(gè)信號(hào)。另再設(shè)計(jì)一個(gè)消顫電路以消除開(kāi)關(guān)機(jī)械撥動(dòng)帶來(lái)的影響。 校分、校時(shí)電路如下圖所示： OR2 OR2 m_q h_q

55、 inst3 inst4 消顫電路如下圖所示： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第16頁(yè) 共25頁(yè) DFF DFF key _min PRN m_q key _hr PRN h_q D Q D Q 2f reinput 2f reinput inst7 CLRN inst9 CLRN c c c v

56、 VCC c v 將校分校時(shí)電路與計(jì)時(shí)電路相連，如下圖所示： DFF DFF key _min PRN m_q key _hr PRN h_q 2f reinput D Q 2f reinput D Q CLRN CLRN inst7 inst9 c c c VCC c v v

57、 miao fen shi cp s_g[3..0] cp m_g[3..0] cp h_s[3..0] clr CLK sec_ge[3..0] s_s[3..0] clr CLK min_ge[3..0] clr CLK hr_shi[3..0] h_g[3..0] en CLR sec_shi[3..0] CLR min_shi[3..0] m_s[3..0] CLR hr_ge[3..0] key _min EN sco EN

58、 mco EN hco key_min ET ET key _hr key_hr inst inst1 inst2 OR2 OR2 h_q m_q inst3 inst4

59、 cp INPUT OUTPUT s_g[3..0] VCC clr INPUT OUTPUT s_s[3..0] VCC en INPUT OUTPUT m_g[3..0] VCC key _min INPUT OUTPUT m_s[3..0] VCC

60、 key _hr INPUT OUTPUT h_g[3..0] VCC 2f reinput INPUT OUTPUT h_s[3..0] VCC 4.6 系統(tǒng)清零和保持功能 清零電路的目的是在任一時(shí)刻，能夠隨意的對(duì)時(shí)鐘顯示電路進(jìn)行清零控制。所謂 保持電路，就是在開(kāi)關(guān)作用時(shí)，計(jì)數(shù)器計(jì)數(shù)保持；開(kāi)關(guān)不作用時(shí)，計(jì)數(shù)繼續(xù)進(jìn)行。在 計(jì)時(shí)模塊的設(shè)計(jì)中，已經(jīng)將使能端與清零端的接口

61、封裝在了整個(gè)模塊中了，作為整個(gè) 的計(jì)時(shí)模塊的使能與清零來(lái)使用。如下圖所示。 clear INPUT enable INPUT VCC VCC 至此，數(shù)字鐘的所有模塊均已設(shè)計(jì)完畢，將其一一整合，得下圖整體電路： EDA 設(shè)計(jì)（II）實(shí)驗(yàn)報(bào)告 第 17 頁(yè) 共 25 頁(yè) fdiv clk INPUT systeminput 1kfre 1kf re all VCC PIN_F17 ss

62、h[3..0] seg[6..0] 2fre 2f re ssh[3..0] seg[6..0] ssl[3..0] dig[7..0] 512fre 512f re ssl[3..0] dig[7..0] buzzer 1fre cp1 buzzer 512f re cp2 inst clear clr OUTPUT buzzer enable en

63、 PIN_F8 key _m key_min key _h key_hr OUTPUT seg[6..0] 2f re key _m INPUT 2freinput PIN_C14 VCC 1kf re 1kfre dig[7PIN.._0]E13 PIN_B10 key _h OUTPUT INPUT

64、 VCC PIN_J13 PIN_D12 PIN_B9 inst7 PIN_H16 PIN_C12 PIN_F12 PIN_L16 PIN_E11 clear INPUT PIN_L14 PIN_F10 PIN_V9 VCC PIN_D16 PIN_

65、A18 enable INPUT PIN_E14 PIN_U10 VCC PIN_H15 1Kto100 1kf re 100 miaobiao INPUT clk1k clk100 VCC inst2 miaobiao ssl[3..0] clk100 ssl[3..0] miao

66、biao ssh[3..0] k5 ssh[3..0] inst4 五、附加功能的實(shí)現(xiàn)與設(shè)想 由于本人能力有限，在一周的時(shí)間里只完成了一些較為基本的內(nèi)容，對(duì)于一些提高部分，雖有在實(shí)驗(yàn)期間有所嘗試，只實(shí)現(xiàn)了秒表和星期 （一）秒表： 秒表是針對(duì)實(shí)驗(yàn)板所做的一個(gè)附加功能。本實(shí)驗(yàn)中，時(shí)分秒三個(gè)計(jì)時(shí)器共使用 了六個(gè) LED，其余的兩個(gè)可用作秒表計(jì)時(shí)。秒表計(jì)時(shí)單元采用 100HZ作為時(shí)鐘輸入，采用兩個(gè) 74160 級(jí)聯(lián)進(jìn)行模 100 計(jì)數(shù)即可實(shí)現(xiàn)。當(dāng)秒表單元達(dá)到 99 時(shí)，向秒計(jì)時(shí)器使能端提供一輸入信號(hào)，使此使能端有效，在下一脈沖到來(lái)時(shí)，秒表單元清零同時(shí)向分計(jì)時(shí)器進(jìn)位。 這一單元的實(shí)現(xiàn)主要難點(diǎn)在于如何將秒表計(jì)時(shí)與正常的時(shí)鐘計(jì)時(shí)統(tǒng)一起來(lái)，在不需要秒表時(shí)正常計(jì)時(shí)，而需要時(shí)，則進(jìn)行秒表功能。 為不影響系統(tǒng)已有功能的前提下， 加入了一個(gè)秒表開(kāi)關(guān) K5，當(dāng)時(shí)鐘電路清零時(shí)，將秒表開(kāi)關(guān)撥至 0 端，正常計(jì)時(shí)，一旦將秒表開(kāi)關(guān) K5撥至 1，則系統(tǒng)進(jìn)入秒表計(jì)時(shí)階段。這一附加功能可以通