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1、基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì) 摘 要 伴隨當(dāng)下集成電路體系的迅猛發(fā)展， 鎖相環(huán)當(dāng)下發(fā)展為設(shè)計(jì)集成電路的主要構(gòu)成 ，基于此研究其具備顯著的現(xiàn)實(shí)層面的含義。針對(duì)傳統(tǒng)類型的鎖相環(huán)而言，其普遍為數(shù)?；旌想娐罚に噷用嫫渫到y(tǒng)芯片之下的數(shù)字電路具備兼容層面的問題，基于此構(gòu)建同數(shù)字電路比較兼容的全數(shù)字鎖相環(huán)（ADPLL）具備一定的價(jià)值。構(gòu)建ADPLL 可應(yīng)用設(shè)計(jì)數(shù)字電路之中的流程，也就是首先編撰了硬件描述語(yǔ)言，此后綜合邏輯，基于此對(duì)ADPLL具備極強(qiáng)的可進(jìn)行移植的屬性。 該文章在對(duì)鎖相環(huán)基本原理描述過(guò)程中，歸納論述了全數(shù)字鎖相環(huán)下的相關(guān)優(yōu)勢(shì)，可以了解到對(duì)全數(shù)字鎖相環(huán)而言 ，其具備很

2、多的優(yōu)點(diǎn)，出于具備數(shù)字的屬性，可以很快的對(duì)ADPLL進(jìn)行捕獲，基于此對(duì)ADPLL而言，特別需要進(jìn)行分析和研究。 按照分析全數(shù)字鎖相環(huán)，實(shí)現(xiàn)了其主子模塊的構(gòu)建和確定，設(shè)定了諸多的子模塊，即鑒相器子模塊、K變?？赡嬗?jì)數(shù)器子模塊、脈沖加減器子模塊和分頻器子模塊，以及設(shè)定關(guān)鍵參數(shù)的程序，融合該設(shè)計(jì)下的仿真波形細(xì)致的論述了數(shù)字鎖相環(huán)的工作環(huán)節(jié)。最終出于QuartusII仿真平臺(tái)針對(duì)鎖相環(huán)其在FPGA 中落實(shí)波形仿真，其證明構(gòu)建的鎖相環(huán)，具備優(yōu)良的性能，可更好的契合預(yù)期成效。 關(guān)鍵詞：FPGA；鎖相環(huán)； 子模塊；QuartusII；波形仿真

3、 ABSTRACT With the rapid development of the current integrated circuit system, the phase-locked loop has now evolved into the main component of the design of integrated circuits. Based on this research, it has a significant realistic level. For the traditional type of phase-locked loop, it is g

4、enerally a digital-analog hybrid circuit. At the process level, it has the compatibility level problem with the digital circuit under the system chip. Based on this, an all-digital phase-locked loop compatible with the digital circuit is constructed. ADPLL) has a certain value. The construction of t

5、he ADPLL can be applied to the flow of designing digital circuits, that is, the hardware description language is first compiled, and then the integrated logic is based on the extremely portable nature of the ADPLL. In the process of describing the basic principle of the phase-locked loop, this pape

6、r summarizes the related advantages under the all-digital phase-locked loop. It can be understood that for the all-digital phase-locked loop, it has many advantages, for the attribute with numbers. The ADPLL can be captured very quickly, based on which analysis and research is particularly needed fo

7、r the ADPLL. According to the analysis of the all-digital phase-locked loop, the construction and determination of its main sub-module is realized, and many sub-modules are set, namely the phase detector sub-module, the K-module reversible counter sub-module, the pulse adder-subtracter sub-module a

8、nd the frequency division. The sub-module, as well as the program for setting key parameters, combines the simulation waveforms of the design to discuss the working phase of the digital phase-locked loop. Finally, the Quartus II simulation platform implements waveform simulation in the FPGA for the

9、phase-locked loop, which proves that the constructed phase-locked loop has excellent performance and can better meet the expected results. Key words: FPGA; phase-locked loop; sub-module; Quartus II; waveform simulation III 目 錄 摘要 I Abstract II 第1章 引言 1 1.1 選題的目的意義 1 1.2 國(guó)內(nèi)外研究現(xiàn)狀 4

10、 1.3 題目主要設(shè)計(jì)內(nèi)容以及章節(jié)安排 6 第2章 鎖相環(huán)電路 7 2.1鎖相環(huán)的基本工作原理 7 2.1.1 組成框圖 7 2.1.2工作原理 8 2.2鎖相環(huán)的狀態(tài)分析 9 2.2.1環(huán)路的鎖定 9 2.2.2環(huán)路的捕獲狀態(tài) 9 2.2.3環(huán)路的跟蹤 10 2.3本章小結(jié) 10 第3章 數(shù)字鎖相環(huán)的設(shè)計(jì) 11 3.1數(shù)字鎖相環(huán)的設(shè)計(jì)方案 11 3.2 數(shù)字鑒相器的設(shè)計(jì) 12 3.3 K變模可逆計(jì)數(shù)器的設(shè)計(jì) 14 3.4 ID計(jì)數(shù)器的設(shè)計(jì) 17 3.5N分頻器的設(shè)計(jì) 20 3.6 本章小結(jié) 23 第4章 系統(tǒng)設(shè)計(jì) 24 4.1 編譯 24 4.2 仿

11、真 27 4.3 數(shù)字鎖相環(huán)系統(tǒng)電路圖 29 4.4 本章小結(jié) 32 結(jié)束語(yǔ) 33 參考文獻(xiàn) 34 致謝 36 附錄 37 第1章 引 言 1.1 選題的目的意義 現(xiàn)在社會(huì)，下班看電視或在車?yán)锫犑找魴C(jī)已經(jīng)是日常休閑項(xiàng)目，讓我們體會(huì)著鎖相環(huán)( PLL-Phase-Locked Loop)對(duì)人們的日常生活帶來(lái)的便利。鎖相環(huán)可以讓我們清楚的看到?jīng)]個(gè)頻道播放的內(nèi)容，隨意地變換頻道,還可以讓我們?cè)谧择{旅途中聽到清晰悅耳的廣播。不僅僅在日常生活中有廣泛應(yīng)用，而且還在高科技層面，鎖相環(huán)具備顯著的功效，例如，其可以提取隱藏在噪音之中的游泳信號(hào)，進(jìn)而確

12、保位于有地面之中的接收設(shè)備可獨(dú)具宇宙飛船、衛(wèi)星等反饋的信息進(jìn)行接收。當(dāng)下，鎖相環(huán)被當(dāng)作雷達(dá)、通信、電子儀器、導(dǎo)航等設(shè)備下必要的存在，對(duì)鎖相技術(shù)而言，其當(dāng)下發(fā)展為所有電子信息技術(shù)的工作成員需要了解的知識(shí)。鎖相環(huán)可以獲得大量的使用，主要是由于 其具備窄帶跟蹤性能,可落實(shí)調(diào)解調(diào)制 、合成頻率、測(cè)距測(cè)速、同步提取、變換微量頻率等。對(duì)窄帶跟蹤性能而言，其具備2個(gè)層面的含義：第一為輸入信號(hào)層面的跟蹤性；其二為輸入噪聲窄帶濾波性能。對(duì)環(huán)路而言，豈可 實(shí)現(xiàn)輸入信號(hào)載頻的跟蹤，其不但對(duì)輸入信號(hào)載頻跟蹤，還對(duì)由于基帶 信號(hào)調(diào)相（或調(diào)頻）導(dǎo)致的相位、頻率產(chǎn)生的改變。首個(gè)為調(diào)制跟蹤性，其后為載波跟蹤性。對(duì)載波跟蹤過(guò)程

13、中不具備穩(wěn)態(tài)頻差，在具備高穩(wěn)定晶體振蕩輸入信號(hào)的情況下，通過(guò)鎖相環(huán)可形成同晶振擁有一樣穩(wěn)定屬性的頻率各不相同的信號(hào)，其為合成頻率。環(huán)內(nèi)實(shí)現(xiàn)基帶信號(hào)注入過(guò)程中，可實(shí)現(xiàn)調(diào)角信號(hào)的形成，該信號(hào)層面的載頻穩(wěn)定度同輸入晶振信號(hào)具備相同的穩(wěn)定性，且對(duì)載頻信號(hào)改變，在輸入信號(hào)是已經(jīng)進(jìn)行調(diào)信號(hào)環(huán)節(jié)下，通過(guò)鎖相環(huán)對(duì)相干載波進(jìn)行提純，落實(shí)相干解調(diào),可應(yīng)用鎖相環(huán)直接的對(duì)基帶信號(hào)進(jìn)行解調(diào)。出于環(huán)路擁有窄帶濾波特性,針對(duì)鎖相鑒頻器而言，可實(shí)現(xiàn)解調(diào)門限的拓寬。并且出于鎖相環(huán)擁有窄帶跟蹤性，可實(shí)現(xiàn)測(cè)速測(cè)距、同步信號(hào)質(zhì)量均具備較高的精準(zhǔn)度。 鎖相的概念大約是在1830年提出的，并且迅速地在電子信息工程等領(lǐng)域有了極大的發(fā)展。

14、在全數(shù)字鎖相環(huán)之中，針對(duì)輸出信號(hào)而言，對(duì)其落實(shí)改變相位，并非是進(jìn)行模擬。出于針對(duì)環(huán)路部件而言，所有的都是使用數(shù)字電路落實(shí) ，基于此將其叫做全數(shù)字鎖相環(huán)。在傳統(tǒng)類型的鎖相環(huán)下，具備鑒相屬性的飽和晶體管部件、零點(diǎn)漂移初始校準(zhǔn)等相關(guān)問題，設(shè)計(jì)環(huán)節(jié)，需要諸多外部層面的使用，導(dǎo)致系統(tǒng)不具備平穩(wěn)的參數(shù)，而且芯片實(shí)現(xiàn)寄生電容的提高，擴(kuò)充了中心頻率的變化范疇。針對(duì)電路而言，其為對(duì)電路進(jìn)行模擬，具備電阻、電容 ，對(duì)于該類型的無(wú)源器件而言，其需要首先進(jìn)行設(shè)計(jì)，耗費(fèi)了面積，具備很差的可移植屬性，但是針對(duì)全數(shù)字鎖相環(huán)而言，根本就沒有上面的問題。對(duì)比傳統(tǒng)類型的鎖相環(huán)而言，其產(chǎn)生錯(cuò)誤的概率比較低，主要是出于該類型的鎖相環(huán)

15、只可具備截止、導(dǎo)通的狀態(tài)。針對(duì)該類型的鎖相環(huán)而言，其具備全數(shù)字類型的電路，不具備無(wú)源器件，對(duì)比起面積要更加的小，基于此擁有優(yōu)良的可移植的屬性。上面的分析均證明該類型的發(fā)展為必然的結(jié)果，其也是落實(shí)該設(shè)計(jì)的主要目標(biāo)[1] 。 下面主要總結(jié)出四點(diǎn)FPGA的優(yōu)點(diǎn)： 性能—利用硬件并行的優(yōu)勢(shì)。對(duì)于FPGA而言，其突破了順序落實(shí)的方式，在每周期之中可實(shí)現(xiàn)更多任務(wù)的落實(shí)，其運(yùn)算技能比數(shù)字信號(hào)處理器（DSP）更好。硬件方面輸出、輸入（I/ O）主要是為了契合應(yīng)用層面的需要構(gòu)建了更加專業(yè)化、更快響應(yīng)的功效。 上市時(shí)間——雖然對(duì)上市制約的因素比較多，對(duì)FPGA技術(shù)而言，其擁有快速原型、靈活性較高的技能 。對(duì)

16、用戶而言，其可對(duì)某概念、想法進(jìn)行測(cè)試，且在 硬件下予以驗(yàn)證。不需要對(duì)自定制ASIC設(shè)計(jì)的時(shí)間進(jìn)行等待。其用戶可在很短時(shí)間內(nèi)落實(shí)FPGA修改和迭代設(shè)計(jì)，為實(shí)現(xiàn)時(shí)間的節(jié)約 。商用現(xiàn)成（COTS）硬件可構(gòu)建直接到達(dá)用戶可進(jìn)行編程的FPGA芯片下，其I/O具備不同的種類。針對(duì)較高等級(jí)軟件而言，由于其的普及 ，實(shí)現(xiàn)了抽象層、曲線學(xué)習(xí)的降低，且構(gòu)建有用的IP核（預(yù)置功能）處理信號(hào)、落實(shí)高端控制[3]。 成本—針對(duì)自定制ASIC設(shè)計(jì)而言，其在非經(jīng)常性工程（NRE）之中的經(jīng)費(fèi)比通過(guò)FPGA硬件模式形成的經(jīng)費(fèi)比較多。針對(duì)ASIC設(shè)計(jì)而言，其歷經(jīng)諸多層面的投資證明對(duì)原始設(shè)備制造商而言，其每年均需要實(shí)現(xiàn)數(shù)千芯片運(yùn)

17、輸，但用戶諸多需求的為自定義層面的硬件功效，進(jìn)而落實(shí)了開發(fā)系統(tǒng)?？删幊绦酒砹擞脩艨墒s了組裝、制造層面的時(shí)間和成本。系統(tǒng)需求持續(xù)產(chǎn)生改變，但對(duì)FPGA設(shè)計(jì)形成的費(fèi)用進(jìn)行改變，對(duì)比ASCI而言，特別的不值得一提[4]。 穩(wěn)定性—軟件構(gòu)建了環(huán)境優(yōu)良的變成體系，針對(duì)FPGA電路而言其為落實(shí)編程“硬”執(zhí)行的環(huán)節(jié)。出于處理器的系統(tǒng)通常涵蓋了諸多抽象層，可在諸多進(jìn)程下落實(shí)資源的 共享，任務(wù)的規(guī)劃。驅(qū)動(dòng)層控制著硬件資源。針對(duì)任何處理器內(nèi)核，其每次只可以對(duì)1任務(wù)指令進(jìn)行執(zhí)行，并且對(duì)系統(tǒng)而言，其可能遭受取占風(fēng)險(xiǎn)的可能。但是針對(duì)FPGA而言，其根本就不需要對(duì)操作系統(tǒng) 進(jìn)行使用，實(shí)現(xiàn)穩(wěn)定性層面產(chǎn)生問題概率的降

18、低。 另一層面而言，對(duì)鎖相環(huán)路而言，其具備自我優(yōu)勢(shì)。具備下面4個(gè)層面的優(yōu)勢(shì)：第一，具備優(yōu)良的載波跟蹤的屬性 ；第二為具備優(yōu)良的門限屬性；第三為具備優(yōu)良的窄帶濾波特性；第四為便于集成化。 1、 跟蹤特性。鎖相環(huán)層面的輸出伴隨輸入相位、頻率的改變進(jìn)行改變，進(jìn)而落實(shí)輸出信號(hào)跟蹤輸入信號(hào)。在穩(wěn)定環(huán)路后，輸出、輸出信號(hào)的差距被 控制在某范疇之中。針對(duì)載波跟蹤特性而言，其在接收微弱信號(hào)、通信、空間技術(shù)層面具備大量的使用[5]。 2、 窄帶濾波特性。出于信號(hào)頻率周邊具備低頻干擾噪聲進(jìn)入環(huán)路，在VCO輸出頻率維持在輸入?yún)⒖碱l率之上的情況下，諸多的干擾噪聲遭受環(huán)路濾波器低通特性層面的抑制，導(dǎo)致降低了干擾壓

19、控振蕩器(VCO)?；诖酸槍?duì)鎖相環(huán)而言，其在抑制噪聲干擾中，其功效為窄帶高頻帶濾波器，其窄帶濾波特性比較優(yōu)良 ，其具備狹窄的通帶，對(duì)中心頻率而言，其維持在幾百兆赫茲之中 ，針對(duì)帶寬維持在幾赫茲。并且作為優(yōu)良性能的跟蹤濾波器，針對(duì)PLL而言，其可對(duì)環(huán)路濾波器參數(shù)、鎖相環(huán)環(huán)路額增益進(jìn)行改變，實(shí)現(xiàn)帶寬的改變，進(jìn)而實(shí)現(xiàn)擁有較低信噪比、具移大有載頻漂的空間信號(hào)[6]。 3、 良好的門限特性。調(diào)頻通信下，鎖相環(huán)當(dāng)作鑒相器，具備門限功效。對(duì)比傳統(tǒng)類型的非線性器件，針對(duì)鎖相環(huán)而言，其門限終點(diǎn)為環(huán)路信噪比進(jìn)行決定的。且其具備控制反饋的功效，環(huán)路位于跟蹤調(diào)制環(huán)節(jié)，導(dǎo)致箱底了相位誤差，進(jìn)而運(yùn)用環(huán)路功效，降低了鑒

20、相器非線性層面的影響，實(shí)現(xiàn)了門限特征的有效改善。將環(huán)路當(dāng)作FM解調(diào)器過(guò)程中，對(duì)比普通類型的鑒相器，其具備5dB的門限改善。 4、 易于集成化。鎖相環(huán)是相位反饋控制體系，對(duì)電路而言，無(wú)需應(yīng)用電感線圈可落實(shí)在頻率中輸出信號(hào)針對(duì)輸入信號(hào)的自動(dòng)追蹤。出于該層面的屬性，針對(duì) 鎖相環(huán)而言，其具備集成化、數(shù)字化的優(yōu)勢(shì)。出于其具備上面的優(yōu)勢(shì)，導(dǎo)致該技術(shù)被大量的使用在數(shù)字通信、模擬、無(wú)線電等層面之中[7]。在偵查電子 、通信、廣播、雷達(dá)、電視、導(dǎo)航、干擾、抗干擾等諸多層面。而且其在海洋學(xué)、生理學(xué)、氣象學(xué)等也獲得了使用。 自從提出了自鎖相環(huán)，其在很多層面獲得了大量的使用，針對(duì)人生活、生產(chǎn)形成了很大的影響。電力

21、體系層面，在處理、分析電信號(hào)過(guò)程中，為實(shí)現(xiàn)出于柵欄效應(yīng)、泄漏頻譜導(dǎo)致的測(cè)量誤差的解決，大量的應(yīng)用了鎖相環(huán)產(chǎn)生了同步采樣電路，在本質(zhì)上對(duì)泄露頻譜導(dǎo)致的誤差測(cè)量進(jìn)行了解決。在當(dāng)下的電子體系下，對(duì)鎖相環(huán)而言，其為必備的器件[8]。對(duì)鎖相環(huán)而言，應(yīng)用其很大的對(duì)我們生活、生產(chǎn)形成了改善。在當(dāng)下諸多工程體系下，構(gòu)建的鎖相環(huán)，必然需要對(duì)其頻率范疇進(jìn)行了解，按照其范疇對(duì)數(shù)控振蕩器中心頻率進(jìn)行確定。出于具備固定的中心頻率，針對(duì)該種類別的鎖相環(huán)而言，不能落實(shí)自適應(yīng)調(diào)整環(huán)路帶寬?；诖耍热粼谳斎胄盘?hào)具備很大的頻率改變的基礎(chǔ)下，環(huán)路無(wú)法伴隨外面輸入信號(hào)的更改產(chǎn)生更改，該時(shí)期不具備穩(wěn)定的環(huán)路，還有可能具備失鎖。并且，

22、針對(duì)環(huán)路而言，其對(duì)噪聲的抗干擾技能、鎖定時(shí)間具備矛盾，在進(jìn)行很短時(shí)間的鎖定情況下，針對(duì)環(huán)路而言，其具備比較低的抗干擾性，與此對(duì)應(yīng)的，在具備有瀝青的抗干擾屬性的情況下，環(huán)路需要很長(zhǎng)時(shí)間的鎖定[9]。與此同時(shí)，在鎖相環(huán)位于鎖定情況下，在輸入信號(hào)具備很小改變的基礎(chǔ)下，會(huì)在很短的時(shí)間內(nèi)跟蹤，但倘若輸入信號(hào)產(chǎn)生了階躍式的改變，環(huán)路會(huì)重新落水捕捉、鎖定的全部環(huán)節(jié)，該環(huán)節(jié)通常歷經(jīng)諸多周期方可被重新進(jìn)行鎖定，基于此提高了鎖定環(huán)路的時(shí)間，對(duì)其工作質(zhì)量具備一定的影響?；诖耍凑沾饲吧呔奇i相環(huán)的問題，對(duì)全數(shù)字鎖相環(huán)原理進(jìn)行研究，實(shí)現(xiàn)全數(shù)字鎖相環(huán)工作性能的持續(xù)提升，構(gòu)建具備較強(qiáng)抗干擾技能、較寬相速、較快鎖相速度、較

23、強(qiáng)通用性、同步性的全數(shù)字鎖相環(huán)而言，具備特別重大的意義和功效[10]。 1.2國(guó)內(nèi)外研究現(xiàn)狀 鎖相環(huán)的概念早在18世紀(jì)就提出來(lái)了，1932年法國(guó)工程師在對(duì)零拍接收機(jī)研究時(shí)，又對(duì)接受無(wú)線電信號(hào)進(jìn)行了描述。1943年,出于成功的使用了鎖相技術(shù)，對(duì)出于噪聲導(dǎo)致畫面抖動(dòng)的情況進(jìn)行了有效的控制，確保群體在熒幕下觀看到穩(wěn)定、清晰的畫面。此后，鎖相環(huán)技術(shù)獲得了迅猛的發(fā)展、大量的關(guān)注，且群體應(yīng)用鎖相環(huán)落實(shí)電視同步接收機(jī)下的彩色符載波信號(hào)[11]。 發(fā)展到1950年,針對(duì)鎖相技術(shù)而言，其需求獲得了迅猛的發(fā)展。在最開始構(gòu)建的人造地球衛(wèi)星之中，出于無(wú)線電發(fā)射機(jī)具備很遠(yuǎn)的接收距離、較低的發(fā)射功率，導(dǎo)致很難

24、對(duì)信號(hào)進(jìn)行接收，且出于發(fā)射機(jī)振蕩器自身層面的多普勒頻移屬性、頻率漂移,導(dǎo)致其獲得信號(hào)具備很低的準(zhǔn)確率[12]。倘若使用普通類型的固定中心頻率濾波器,需要接收濾波器中心頻率可對(duì)輸入信號(hào)的改變進(jìn)行記錄，并且還需要具備狹窄的接收濾波器通帶，主要是為了更好的步入到通帶范疇之中。針對(duì)鎖相環(huán)路而言，其不但具備窄帶濾波的功效，還需要對(duì)輸入信號(hào)改變頻率的情況進(jìn)行跟蹤，并且提純隱藏在噪音之中的有用信號(hào)；其后，鎖定之后的信息不會(huì)在具備頻差，可應(yīng)用其針對(duì)多普勒頻移數(shù)量鎖相技術(shù)進(jìn)行確定，在航空技術(shù)的快速發(fā)展中，其理論、應(yīng)用也獲得長(zhǎng)足的發(fā)展。 1960年，維特比(Viterbi)辦法了相干通信原理書籍，針對(duì)無(wú)噪聲層面

25、的鎖相環(huán)非線性理論問題進(jìn)行了分析和研究。自1970年，查理思、里而斯(Lindscy)對(duì)其落實(shí)了非線性層面的研究，其理論研究均是運(yùn)用諸多實(shí)驗(yàn)獲得了結(jié)果。當(dāng)下國(guó)際層面的科研成員持續(xù)落實(shí)分析鎖相技術(shù)的應(yīng)用、理論[13]。 鎖相環(huán)的首次廣泛應(yīng)用是在電視TV中,用發(fā)射的同頻脈沖同步水平和垂直偏轉(zhuǎn)振蕩器。從此以后,很多做不到的功能都可以通過(guò)鎖相環(huán)技術(shù)實(shí)現(xiàn),鎖相環(huán)在電子學(xué)和通信領(lǐng)域中的應(yīng)用越來(lái)越廣泛。在通信領(lǐng)域,鎖相環(huán)的應(yīng)用包含測(cè)試設(shè)備、頻率合成器、數(shù)據(jù)調(diào)制一解調(diào)器、時(shí)鐘正反饋、調(diào)頻/調(diào)幅解調(diào)器以及要求高抗擾度和窄帶寬的很多其他應(yīng)用等;不僅在通信領(lǐng)域發(fā)動(dòng)機(jī)速有著廣泛應(yīng)用，還在控制系統(tǒng)、跟蹤電壓表及頻譜分

26、析器,微處理器中的時(shí)鐘生成等領(lǐng)域也涉及到。這些應(yīng)用中需要的的技術(shù)和系統(tǒng)是很復(fù)雜難懂的,要求采用先進(jìn)的科學(xué)技術(shù)和高科技的知識(shí)?，F(xiàn)在,大多數(shù)鎖相環(huán)應(yīng)用已經(jīng)達(dá)到微波頻率,并且還應(yīng)用了移相器、信號(hào)分裂器、調(diào)制解調(diào)電路,其中雖然應(yīng)用于微波頻率的鎖相環(huán)系統(tǒng)需要用分立元件組成,但是在頻移鍵控(FSK)、調(diào)頻及調(diào)幅解調(diào)等其他通信系統(tǒng)中,使用的頻率一般低于100MHz,低成本、高性能的鎖相環(huán)集成電路大有用武之地[14]。無(wú)論工業(yè)還是日常生活中,鎖相環(huán)電路的應(yīng)用都經(jīng)常見到。例如頻率合成器是鎖相環(huán)的一種常用方式,在調(diào)頻收音機(jī)、電視接收機(jī)和軍事通信設(shè)備中發(fā)揮著重要的作用。 上個(gè)世紀(jì)年代產(chǎn)生了國(guó)際層面的首個(gè)鎖相環(huán)集成

27、電路芯片,鑒相器應(yīng)用的為四象限正交模擬乘法器,針對(duì)環(huán)路濾波器而言，其應(yīng)用的為無(wú)源、有源層面的RC濾波器進(jìn)行落實(shí)，應(yīng)用長(zhǎng)時(shí)期使用到的壓控振蕩器對(duì)鎖相環(huán)輸出信號(hào)進(jìn)行輸出。伴隨電子信息技術(shù)的迅猛發(fā)展，實(shí)現(xiàn)了鎖相環(huán)芯片系統(tǒng)產(chǎn)生數(shù)量、集成電路密度的提升，針對(duì)該類型的電路而言，其具備繁雜的工藝，涉及諸多的工藝品種[15]。諸多方式均可以實(shí)現(xiàn)其制造工藝，例如BICMOS、雙極(Bipolar)、CMOS、GaAs等。針對(duì)CMOS器件而言，其在雙極器件中不具備較快的速度。針對(duì)GaAs工藝下通常被使用在高性能、高頻情況下，但具備很高的代價(jià)[10]。僅管針對(duì)CMOS而言，其具備較低的功耗，不具備較快的速度，輕易的

28、可以落實(shí)、具備較低的成本等優(yōu)勢(shì)，基于此針對(duì)CMOS電路而言，其主要被應(yīng)用在較大規(guī)模層面的染成電路下，具備廣泛的使用。當(dāng)下國(guó)外使用了LOCMOS、I2L工藝,應(yīng)用其構(gòu)建規(guī)模比較大的集成類型的VHF/UHF頻率合成器(具備1GHz的工作頻率)。 鎖相環(huán)的種類多種多樣,可按照不同標(biāo)準(zhǔn)進(jìn)行分類。按照用途可以將其劃分為專用、通用兩種類型，通用類型的鎖相環(huán)又被劃分為部分多功能設(shè)計(jì)、多功能設(shè)計(jì)，進(jìn)而契合不同用途之中的需求。例如壓控振蕩器、鑒相器、模擬乘法器、波形發(fā)生器、頻率合成器;諸多集成部件普遍在內(nèi)部運(yùn)用單片鎖相環(huán)實(shí)現(xiàn)聯(lián)系各個(gè)層面，其可實(shí)現(xiàn)諸多功效的落實(shí)，其為部分層面的多功能設(shè)計(jì)[16]。伴隨電子通信的

29、迅猛發(fā)展，成本、帶寬、數(shù)據(jù)傳輸速度、功耗等均發(fā)展為集成電路特別重要的標(biāo)準(zhǔn)。基于此，較高頻率、集成度以及低功耗、全數(shù)字化當(dāng)下已經(jīng)發(fā)展為鎖相環(huán)集成電路的主要發(fā)展方向，當(dāng)下市場(chǎng)之中的鎖相環(huán)集成電路具備特別多樣的系列,例如CD4046、XR-200、560等均為具備典型性的集成電路。2003年6月美國(guó)頒布的LMX243x系列PLLatinum鎖相環(huán)芯片,其具備3GHZ之上的操作頻率,可被應(yīng)用在室內(nèi)5.8GHz無(wú)繩電話、移動(dòng)電話、無(wú)限局域網(wǎng)、基站等層面[17]。 對(duì)鎖相環(huán)集成電路而言，其可以按照器件種類予以劃分，涵蓋了MOs鎖相環(huán)、雙極鎖相環(huán);按照功能劃分為數(shù)字、模擬層面的鎖相環(huán)。前一種分類很容易,后

30、一種分類則有些麻煩。出于在鎖相環(huán)集成電路下，不但具備對(duì)數(shù)字信號(hào)進(jìn)行處置的模塊，并且還具備針對(duì)模擬信號(hào)進(jìn)行處置的模塊，其在本質(zhì)上而言，為半數(shù)字、半模擬類型的混合器件。例如,有些數(shù)字鎖相環(huán)雖然有數(shù)字相位比較器,但它的壓控振蕩器受模擬信號(hào)(即低通濾波器產(chǎn)生的平均輸出電壓)的控制。唯有全數(shù)字鎖相環(huán)下并不涵蓋了無(wú)源元件，例如電容、電阻，其所有的均為數(shù)字功能模塊進(jìn)行構(gòu)建的[18]。目前雙極鎖相環(huán)有好幾種,如NE/SE500系列,由于它的速度快,驅(qū)動(dòng)能力強(qiáng),而且上市時(shí)間早,多數(shù)都是很流行的器件。在CMOS4000系列中,鎖相環(huán)集成電路只有一種,就是RCA的CD4046B微功耗鎖相環(huán)和MOTOROLA的MC1

31、4046B鎖相環(huán),兩個(gè)品種的性能和管腳是相容的,可互換使用[14]。54/74HC高速CMOS數(shù)字集成電路下，具備3種的鎖相環(huán)集成電路,其為鎖相環(huán)HC/HCT7046A，其擁有鎖定檢測(cè)器；VCO鎖相環(huán)HC/HCT4046A;全數(shù)字鎖相環(huán)HC/HCT297。目前第三代CMOS集成電路系列中尚未見開發(fā)了鎖相環(huán)集成電路的報(bào)導(dǎo),但是這種集成電路的工藝已經(jīng)成熟,加上市場(chǎng)的需要,研發(fā)出鎖相環(huán)集成電路也是指日可待的事[19]。 1.3 主要設(shè)計(jì)內(nèi)容及章節(jié)安排 本設(shè)計(jì)主要內(nèi)容為基于FPGA或CPLD進(jìn)行設(shè)計(jì)，應(yīng)用硬件描述語(yǔ)言VHDL或Verilog HDL編程并在EDA開發(fā)平臺(tái)上進(jìn)行時(shí)序或功能仿真。使

32、其實(shí)現(xiàn)全數(shù)字鎖相環(huán)的功能。 第1章 引言，本章對(duì)設(shè)計(jì)的目的意義及所具有的應(yīng)用價(jià)值進(jìn)行了介紹，以便了解與本設(shè)計(jì)相關(guān)技術(shù)的發(fā)展?fàn)顩r。 第2章 分析鎖相環(huán)，該章節(jié)重點(diǎn)論述了其功能，論述了其3種狀態(tài)。 第3章 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)，分別對(duì)四個(gè)模塊鑒相器、數(shù)字環(huán)路濾波器、數(shù)字控制振蕩器進(jìn)行設(shè)計(jì)，然后在Quartus軟件環(huán)境下進(jìn)行編譯仿真。 第4章 系統(tǒng)調(diào)試，本章介紹了仿真的方法，然后對(duì)系統(tǒng)功能進(jìn)行了測(cè)試。 第2章 鎖相環(huán)電路 2.1鎖相環(huán)的基本工作原理 在設(shè)計(jì)數(shù)字鎖相環(huán)之中，其應(yīng)用的為模塊化方式，對(duì)數(shù)字鎖相環(huán)基礎(chǔ)類

33、型的電路結(jié)構(gòu)予以研究和分析，對(duì)比此前設(shè)計(jì)的模擬鎖相環(huán)，其為全部的數(shù)字體系，其表示該體系只具備邏輯器件，且在該體系中的所有信號(hào)均為數(shù)字類型的?；诖薃DPLL之中的全部信號(hào)均為比特、二進(jìn)制類型的信號(hào)，其同經(jīng)典類型的DPLL具備相同的情況，但針對(duì)該信號(hào)而言，其為“字”（word）信號(hào)，例如，在并行輸出計(jì)數(shù)器、數(shù)據(jù)寄存器下器件實(shí)現(xiàn)信號(hào)（數(shù)字編碼）的輸出[20]。 2.2.1組成框圖 為落實(shí)全數(shù)字鎖相環(huán)，針對(duì)系統(tǒng)下的全部功能模塊均需要使用純數(shù)字層面的電路。針對(duì)ADPLL 類型的純數(shù)字模塊而言，特別多，且不同模塊具備諸多選擇。其中會(huì)主要論述應(yīng)用的數(shù)字木塊。 該設(shè)計(jì)的類型的全數(shù)字的一階鎖相環(huán)，其具

34、備圖2.1的基本結(jié)構(gòu)。 圖2.1一階全數(shù)字鎖相環(huán)的基本結(jié)構(gòu) 其重要的構(gòu)成為數(shù)字環(huán)路濾波器、鑒相器、數(shù)字控制振蕩器產(chǎn)生。其中的數(shù)字濾波器為可逆計(jì)K變模計(jì)數(shù)器，通過(guò)脈沖減、加電路可被視為數(shù)字控制振蕩器，外部晶振對(duì)N 分頻器N 分頻器、可逆計(jì)數(shù)器的時(shí)鐘進(jìn)行提供。具體電路結(jié)構(gòu)如圖2.2所示。 圖 2.2 全數(shù)字鎖相環(huán)的電路結(jié)構(gòu) 在諸多的鎖相環(huán)下， DPLL、LPLL均為連續(xù)類型的時(shí)間體系，但是針對(duì)ADPLL而言，其為時(shí)間離散器，基于此呈現(xiàn)出很大的波紋（相位抖動(dòng)）?；诖?，ADPLL在應(yīng)用過(guò)程中具備局限性，設(shè)施需要擁有獨(dú)具波紋容忍的技能，例如頻移鍵控（FSK）解碼器，以及蕾絲層面的設(shè)

35、施。在ADPLL 設(shè)施中可落實(shí)FSK 譯碼器功效，其中可進(jìn)行挑選、控制的數(shù)字鑒相器涵蓋了門鑒相器、有異、JK 鑒相器。數(shù)字環(huán)路濾波器重點(diǎn)為變?？赡嬗?jì)數(shù)器產(chǎn)生的，針對(duì)數(shù)控振蕩器而言，其組成主要是脈沖控制器的加、減和除N 計(jì)數(shù)器。脈沖控制器的加、減和可逆計(jì)數(shù)器具備2Nf0、Mf0 的時(shí)鐘頻率， f0 代表環(huán)路之下的中心頻率，通常而言，2N、M為2整數(shù)冪，針對(duì)時(shí)鐘2Nf0而言，其歷經(jīng)除H（＝M/2N）計(jì)數(shù)器獲得，倘若具備1數(shù)值的H，那么其為直線進(jìn)行直接關(guān)聯(lián)，可按照需求對(duì)不同H值進(jìn)行挑選。對(duì)附加類型的D 觸發(fā)器而言，其重點(diǎn)是針對(duì)電路頻率誤差進(jìn)行檢測(cè)的，其可落實(shí)調(diào)解FSK信號(hào)。 N 分頻器之中的N參數(shù)源

36、于N參數(shù)計(jì)數(shù)器（N Control），其針對(duì)輸入信號(hào)落實(shí)分頻參數(shù) 。本質(zhì)而言，其為計(jì)數(shù)器，其功效為對(duì)比時(shí)鐘頻率、輸入信號(hào)，制定相關(guān)的N值[21]。 2.1.2 工作原理 鎖相環(huán)下，其中的控制器使用PD表示，控制信號(hào)使用VCO表示，校正網(wǎng)絡(luò)使用LF表示。通常來(lái)說(shuō)，輸出信號(hào)等同反饋信號(hào)，也就是反饋的數(shù)量等同輸出的數(shù)量。鑒相器針對(duì)反饋信號(hào)、輸入信號(hào)對(duì)比相位，且實(shí)現(xiàn)相位差的輸出，也就是形成控制信號(hào)，且運(yùn)用相位差的消除、降低電路。這就是鎖相環(huán)的工作原理。出于偏差為反饋量、輸入量?jī)烧叩牟罹?，基于此針?duì)鎖相環(huán)而言，輸出量為輸出信號(hào)相位，其輸入量為輸入信號(hào)相位，以下定量對(duì)鎖相環(huán)工作原理進(jìn)行精簡(jiǎn)的研究。為更

37、好的進(jìn)行研究，假設(shè)數(shù)輸入固定類型的頻率信號(hào) （1.1） 針對(duì)環(huán)路而言，其反饋相位是，輸入相位是，環(huán)路瞬時(shí)相位誤差是 （1.2） 對(duì)上面兩邊微分得 （1.3） 公式之中是輸入、VCO 固有頻率之間的差距，將其叫做環(huán)路之間的固有頻差[22]。 代表通過(guò)控制電壓，改變了VCO頻率，將其叫做控制之中的頻差。為瞬時(shí)頻差（可簡(jiǎn)稱頻差）?；诖耍闪私獾狡?頻差關(guān)系是： 瞬時(shí)頻差＝固有頻差－控制頻差 環(huán)路可實(shí)現(xiàn)固有頻差的消除，但具備相差。在針對(duì)鎖相環(huán)而言，其具備固定輸入

38、信號(hào)頻率的情況下，其輸入、輸出具備一樣的信號(hào)頻率，也就是通過(guò)鎖相環(huán)可實(shí)現(xiàn)頻差的消除。但能不能實(shí)現(xiàn)相差的消除，歸根結(jié)底為其應(yīng)用的LF形式。倘若具備無(wú)窮大小的 LF 直流，也就可以落實(shí)相差的消除。出于該時(shí)期僅管同 ud(t)均為0.但運(yùn)用無(wú)窮大的直流增益 LF，可獲得其需求的控制電壓。如果LF之中具備有限的直流增益，那么不能實(shí)現(xiàn)相差的消除[23]。 2.2鎖相環(huán)的狀態(tài)分析 2.2.1環(huán)路的鎖定 鎖定情況：為環(huán)路2輸入信號(hào)相差維持在涵蓋了1的常量的穩(wěn)定情況，且兩信號(hào)具備相等的頻率。 在不具備信號(hào)輸入情況下，VCO使用自由振蕩頻率予以震蕩。 具備輸入信號(hào)，最初，在某時(shí)期，同接近某情況，輸出

39、鑒相器具備電壓的誤差，歷經(jīng)環(huán)路濾波器沾邊之后對(duì)VCO頻率進(jìn)行控制，確保輸出層面的頻率改變類似，并且2信號(hào)誤差相位是（常數(shù)），該時(shí)間鎖定環(huán)路[24]。 2.2.2環(huán)路的捕獲狀態(tài) 捕獲鎖相環(huán)涵蓋了捕獲相位、頻率2個(gè)層面。捕獲鎖相環(huán)的技能同環(huán)路下有沒有濾波器具備明顯的關(guān)系，一階環(huán)不具備環(huán)路濾波器，只具備壓控振蕩器，積分器為1個(gè)，基于此對(duì)其而言，不具備捕獲頻率的功效，只可以捕獲相位。二階環(huán)除卻了壓控振蕩器的積分過(guò)程，還涵蓋了環(huán)路濾波器（非理想、理想積分器），其積分過(guò)程共2個(gè)，基于此針對(duì)其而言，不但可以捕獲相位，并且還可以捕獲頻率。 2.2.3環(huán)路的跟蹤 跟蹤環(huán)路為環(huán)路在鎖定情況下，改變了其輸入

40、信號(hào)，對(duì)環(huán)路而言，其可落實(shí)自動(dòng)層面的對(duì)步入鎖定情況的環(huán)節(jié)進(jìn)行調(diào)解。、 鎖定環(huán)路 之后，在輸入基準(zhǔn)信號(hào)相位、頻率產(chǎn)生改變的情況下，出于環(huán)路具備控制反饋的功效，對(duì)壓控振蕩器而言，其相位、頻率戶會(huì)伴隨信號(hào)的改變產(chǎn)生改變，導(dǎo)致輸入信號(hào)和其頻率固定、相等[25]。 2.3本章小結(jié) 該章節(jié)論述了全數(shù)字鎖相環(huán)的功效，其3種狀態(tài)。 第3章 數(shù)字鎖相環(huán)的設(shè)計(jì) 3.1 數(shù)字鎖相環(huán)的設(shè)計(jì)方案 全數(shù)字鎖相環(huán)具備圖4.1的方案框圖。 圖3.1整體方案框圖 （1）數(shù)字鑒相器 (DPD) 可以將數(shù)字

41、鑒相器叫做采樣鑒相器，其為對(duì)比輸出、輸入信號(hào)相位，它的輸出電壓是對(duì)應(yīng)于這兩個(gè)信號(hào)相位差的函數(shù)[14]。 （2）數(shù)字環(huán)路濾波器（DLF） 環(huán)路下，數(shù)字環(huán)路濾波器具備抑制噪聲的功效，且可以調(diào)解校正速度。 （3）數(shù)字壓控振蕩器（DCO） 在數(shù)字環(huán)路下，其位于的地位等同于模擬鎖相環(huán)下的壓控振蕩器。其為脈沖序列的輸出 ，該信號(hào)的輸出遭受數(shù)字環(huán)路濾波器傳遞的校正信號(hào)層面的控制[15]?？刂七^(guò)程中其屬性為：首先獲得的采樣時(shí)期的校正信號(hào)會(huì)對(duì)其后采樣時(shí)期脈沖時(shí)間位置進(jìn)行改變。 （4）N分頻參數(shù)控制的設(shè)計(jì) 為確保具備更加寬泛的鎖定頻率的范疇，其使用了動(dòng)態(tài)N分頻。原理為應(yīng)用高頻時(shí)鐘針對(duì)輸入信號(hào)周

42、期予以測(cè)量，獲得其長(zhǎng)度后，予以量化，獲得N值，高頻時(shí)鐘長(zhǎng)度、N值均為比例關(guān)系的存在，具備更大的高頻時(shí)鐘，就具備更大的N值。 （5）N分頻器 N分頻器為精簡(jiǎn)類型的除N計(jì)數(shù)器。針對(duì)其而言，首先針對(duì)加減電路落實(shí)脈沖的輸出，其后落實(shí)N分頻，進(jìn)而獲得該環(huán)路層面的輸出信號(hào)。 3.2數(shù)字鑒相器的設(shè)計(jì) 鑒相器也被叫做相位比較器,該章節(jié)使用的名稱為鑒相器。數(shù)字鑒相器需要具備嚴(yán)謹(jǐn)?shù)臄?shù)字、模擬輸入信號(hào)，且普遍模擬輸入信號(hào)針對(duì)信噪不具備顯著降低層面的限制。該輸入的方波信號(hào)相位是,為載波頻率(等同DPLL中心頻率),針對(duì) 而言，其伴隨時(shí)間的改變，頻率相位 也會(huì)產(chǎn)生改變。針對(duì)鑒相器而言，其具備簡(jiǎn)單的電路層面的結(jié)構(gòu)

43、，但在鎖相環(huán)下，其具備顯著的功效，其輸入、誰(shuí)出信號(hào)在相位層面的差距具備比例。諸多中結(jié)構(gòu)類型的電路均可實(shí)現(xiàn)該功效。由此只論述設(shè)計(jì)下應(yīng)用的門、異觸發(fā)器。 EXOR 鑒相器組織為門、異，具體為圖3.1，針對(duì)輸入信號(hào)而言，其是 fout、fin 。針對(duì)數(shù)字類型的信號(hào)而言，通常其為方波信號(hào)，例如 fout、fin全部都為對(duì)稱類型的方波。按照門或異原理可了解到，在門、異鑒相器具備0輸入信號(hào)誤差的情況下，針對(duì)輸出信號(hào)而言，其占空比為 50%，信號(hào) fout、fin兩者之間具備或 90 度的相差，針對(duì)se輸出信號(hào)而言，其為方波，其頻率為fin輸入信號(hào)頻率2倍。在環(huán)路類型的濾波器下將輸出信號(hào)下的高頻區(qū)域進(jìn)行剔

44、除，基于此需要考量 se信號(hào)平均值 S，也就是2邏輯電平之中的平均算數(shù)；S被當(dāng)作門、異靜態(tài)點(diǎn)，該章節(jié)使用S＝0 對(duì)該點(diǎn)進(jìn)行表示。在 fout 輸出信號(hào)比f(wàn)in輸入信號(hào)滯后的情況下，具備正誤差，也就是該時(shí)期的se 均值 S 為正值se 在-90度相差情況下，挑選最低值。在維持在 90°--90范疇下，相差和S具備比例，可論述為： （3.1） 針對(duì)EXOR 鑒相器，針對(duì)增益 Kd 而言，其是常數(shù)。倘若門、異電源均為 0、UB，Kd 通過(guò)下面的公式制定： （3.2） 當(dāng)相差在?π

45、< θ <π的范圍里時(shí)，異或門鑒相器可維持相位的跟蹤。 其產(chǎn)生的模塊引腳圖，如圖3.2。 圖3.2 鑒相器元件圖 圖3.2下，輸入端為fout端、fin端，其中fout為鎖相之后輸出波形 ，fin為外端輸入波形，fin、fout兩者具備方波類型的輸入信號(hào)；輸出端為se端，輸出信號(hào)其是方波。 其程序仿真后產(chǎn)生的RTL圖，如圖3.3。 圖3.3異或門RTL圖 圖3.4異或門程序圖 圖3.5 鑒相器編譯結(jié)果 圖3.6 鑒相器仿真 門、異門鑒相器對(duì)比f(wàn)out輸出、fin輸入相位的相位差Фse=Фfin-Фfout對(duì)比分析，且實(shí)現(xiàn)se誤差信號(hào)的輸出，

46、將其當(dāng)作K變模可逆計(jì)數(shù)器記數(shù)層面的信號(hào)。鎖定環(huán)路情況下，將se當(dāng)作50%占空比方波，該時(shí)期具備90°相差差（絕對(duì)）。基于此 ，門、異門鑒相器相位差的最大值就是正負(fù)90°，倘若必該極限更高，具備相反的環(huán)路增益極限，鎖定PLL，予以結(jié)束。 3.3 K變模可逆計(jì)數(shù)器的設(shè)計(jì) 上章節(jié)對(duì)鑒相器種類進(jìn)行了確定，該章節(jié)設(shè)計(jì)數(shù)字類型的環(huán)路濾波器，此前尚未論述為何將K 變模計(jì)數(shù)器當(dāng)作產(chǎn)生環(huán)路濾波器的主要原因，其落實(shí)論述。其主要是出于鑒相器、全數(shù)字類型的環(huán)路濾波器具備能不能兼容層面的問題，基于此在對(duì)全數(shù)字類型的鎖相環(huán)進(jìn)行設(shè)計(jì)環(huán)節(jié)，需要考量何種類型的環(huán)路濾波器需要同何種類型的鑒相器進(jìn)行匹配。 針對(duì)數(shù)字類型的鑒

47、相器而言，其形成的輸出類型的信號(hào)同挑選的鑒相器具備關(guān)系。該文章應(yīng)用的EXOR為可產(chǎn)生2、1個(gè)二進(jìn)制類型的輸出信號(hào)方式的鑒相器。確定信號(hào)種類后，需要實(shí)現(xiàn)濾波器的挑選，該文章使用的K 計(jì)數(shù)器為最經(jīng)常應(yīng)用的數(shù)字濾波器。 圖3.7K變?？赡嬗?jì)數(shù)器元件圖 圖3.7為K變模可逆計(jì)數(shù)器元件圖，圖標(biāo)之中的se、reset、kclock、enable均是輸入端口，kclock輸入信號(hào)被當(dāng)作系統(tǒng)時(shí)鐘方波，enable、reset輸入信號(hào)其是高低層面的電平，電平在外部予以輸入，將se當(dāng)作輸出的鑒相器相位差，，kmode輸為二進(jìn)制，其數(shù)量為3個(gè)，在模塊之中對(duì) 數(shù)值進(jìn)行

48、構(gòu)建；borrow、carryo兩者是輸出端，其在輸入過(guò)程中產(chǎn)生的信號(hào)全部都是脈沖，脈沖均輸入到達(dá)脈沖加減器下的dec、inc端口。 圖3.8 K變?？赡嬗?jì)數(shù)器程序圖 其程序編譯結(jié)果圖，如圖3.9。 圖3.9 K變?？赡嬗?jì)數(shù)器編譯結(jié)果圖 其程序仿真后產(chǎn)生的RTL圖，如圖3.10。 圖3.10 K變模可逆計(jì)數(shù)器RTL圖 K模塊進(jìn)行時(shí)序仿真，如圖3.11。 圖3.11 K變?？赡嬗?jì)數(shù)器仿真圖 K變?？赡嬗?jì)數(shù)器實(shí)現(xiàn)了鑒相器、異形成的se相位差層面信號(hào)添加到K變模可逆計(jì)數(shù)器輸入端，針對(duì)計(jì)數(shù)器而言，其具備最開始的值是kmode；在到來(lái)進(jìn)位脈沖情況下，針對(duì)可逆計(jì)數(shù)器而言

49、，實(shí)現(xiàn)加1；在到來(lái)借位脈沖的情況下，其實(shí)現(xiàn)減1。歷經(jīng)某時(shí)間之后的記數(shù)，在可逆計(jì)數(shù)器設(shè)定是ktop 情況下，代表具備超前的本地信號(hào)，K變?？赡嬗?jì)數(shù)器實(shí)現(xiàn)扣脈沖信號(hào)的輸出，可逆計(jì)數(shù)器復(fù)位是kmode；在具備0的可逆計(jì)數(shù)器情況下，代表具備滯后的信號(hào)，K變?？赡嬗?jì)數(shù)器實(shí)現(xiàn)增脈沖信號(hào)的輸出，可逆計(jì)數(shù)器復(fù)位是kmode。DPLL結(jié)構(gòu)下，最終K變?？赡嬗?jì)數(shù)器實(shí)現(xiàn)了作用的發(fā)揮。 在鎖定環(huán)路滯后，倘若具備比較小的模數(shù)kmode，那么針對(duì)K 變?？赡嬗?jì)數(shù)器而言，其會(huì)周期性質(zhì)的超出滯后、超前脈沖，脈沖加減電路下形成的周期屬性的脈沖予以扣除、加入。其最終結(jié)果為在輸出信號(hào)下形成了周期屬性的誤差，將其叫做“波紋”；倘若

50、具備大量的kmode模數(shù)模數(shù)，該誤差在歷經(jīng)N分頻器之后，可降低 到N周期方產(chǎn)生1次，也就是針對(duì)K變?？赡嬗?jì)數(shù)器而言，其滯后、超前脈沖周期均為參考事時(shí)鐘的N個(gè)周期。kmode的高低對(duì)DPLL跟蹤進(jìn)行了決定，其具備更大的kmode，就具備更小的跟蹤步，鎖定情況下，具備更小的相位誤差，具備更長(zhǎng)的捕獲時(shí)間，具備更小的kmode，具備更大的跟蹤步，在鎖定過(guò)程中，具備更大的相位之中的誤差，捕獲過(guò)程中具備的時(shí)間更加的短。 3.4 ID計(jì)數(shù)器的設(shè)計(jì) ID加減模塊仿真后產(chǎn)生的引腳圖，如圖3.12。 圖 3.12 ID 計(jì)數(shù)器元件圖 對(duì)ID加減電路而言，其具備圖3.13的工作過(guò)程的原理圖。

51、圖3.13 電路工作原理圖 圖3.14 脈沖加減模塊部分程序圖 脈沖加減模塊的編譯圖，如圖3.15。 圖3.15 脈沖加減模塊編譯圖 脈沖加減模塊的RTL圖，如圖3.16。 圖3.16 脈沖加減模塊RTL圖 脈沖增減模塊予以仿真，具體為圖3.17。 圖3.17 脈沖加減模塊仿真圖 脈沖加減電路落實(shí)的環(huán)旅相位、頻率進(jìn)行調(diào)整，可將其叫做數(shù)控振蕩器。在不具備借位/進(jìn)位脈沖信號(hào)情況下，其針對(duì)外部時(shí)鐘落實(shí)二分頻；在具備進(jìn)位脈沖信號(hào)CARRY情況下，那么在二分頻輸出信號(hào)下實(shí)現(xiàn)半脈沖的插入，實(shí)現(xiàn)信號(hào)頻率的提升；在具備借位層面的脈沖信號(hào)BORROW情況下，那么其輸出層面的二分頻

52、信號(hào)下實(shí)現(xiàn)半脈沖的減去，實(shí)現(xiàn)輸出信號(hào)頻率的降低。 3.5 N分頻器的設(shè)計(jì) 針對(duì)分頻器而言，其將 DCO 形成的輸出層面的信號(hào)頻率，除卻因子 N，N 可實(shí)現(xiàn)控制的編程，該文章使用的N 控制器為外部構(gòu)建的計(jì)數(shù)器，落實(shí)監(jiān)控頻率，進(jìn)而實(shí)現(xiàn)N值的輸出，提供給N 分頻器。對(duì)分頻器而言，一般其為觸發(fā)器聯(lián)合構(gòu)建的。例如JK、 RS、T 等類型的觸發(fā)器，全部都可以被當(dāng)作分頻器元件，針對(duì)1 JK 觸發(fā)器而言 ，其通過(guò)JK對(duì)其兩端進(jìn)行連接，到達(dá)輸出端，落實(shí)了時(shí)鐘輸入端信號(hào) 2 分頻。其2級(jí)聯(lián)為 4 分頻，此處不進(jìn)行論述。剛才論述的2冪數(shù)，倘若需要獲得任意值分頻因子，尚需增設(shè)門電路予以落實(shí)。通常而言，對(duì)分頻器而言

53、，其為門電路、計(jì)數(shù)器、K 觸發(fā)器構(gòu)建產(chǎn)生的，具備簡(jiǎn)單的原理，具備廣泛的用途。 針對(duì)ADPLL而言，其輸入層面的頻率為中心頻率，確定為N 分頻器之下的 N 值，基于此可將輸入信號(hào)直接落實(shí)N控制對(duì)N值確定，確保跟蹤頻率，實(shí)現(xiàn) 鎖定的情況，該環(huán)路功效為調(diào)整相位，落實(shí)跟蹤相位的功效，最終，相位、頻率共同素偶定，落實(shí)了相環(huán)鎖定的功效 。 圖 3.18 分頻器元器件圖 N分頻器元件圖如圖3.18所示，輸入端為clkin，具備方波的輸入信號(hào)，其主要為脈沖加減器進(jìn)行輸出構(gòu)建的；輸出端為clkout，針對(duì)輸出信號(hào)而言，其歷經(jīng)鎖相滯后獲得的最終信號(hào)。 圖3.19為N分頻器模塊程序圖。 圖 3

54、.19 分頻器程序圖 圖3.20為N分頻器模塊編譯圖。 圖 3.20 分頻器編譯圖 分頻器的的RTL圖，如圖3.21。 圖 3.21 分頻器RTL圖 分頻器模塊仿真圖，如圖3.22。 圖 3.22 分頻器仿真圖 3.6 本章小節(jié) 該章節(jié)論述了全數(shù)字鎖相環(huán)的諸多組成區(qū)域和功效 。  第4章 系統(tǒng)設(shè)計(jì) 4.1 編譯 該設(shè)計(jì)下，Altera產(chǎn)生的QuartusII為其應(yīng)用的程序編譯軟件。它是綜合性PLD開發(fā)軟件，支持原理圖輸入、VHDL和Verilog HDL等多種設(shè)計(jì)輸入形式，內(nèi)部集成獲得了仿真器、綜合器、EDA工具，可落實(shí) 在輸入設(shè)計(jì)到達(dá)配置硬

55、件的PLD流程設(shè)計(jì) 。 第一，需要構(gòu)建同所編撰的程序相同名稱的工程名，QuartusII軟件環(huán)境之中，對(duì)File→New Project Wizard命令進(jìn)行執(zhí)行，獲得圖4.1所示的新建設(shè)計(jì)工程的對(duì)護(hù)框。此界面用于登記設(shè)計(jì)文件的地址、設(shè)計(jì)工程的名稱和頂層文件實(shí)體名。 圖 4.1 路徑、名稱和頂層文件 新的工程建立后，便可進(jìn)行電路系統(tǒng)設(shè)計(jì)。在QuartusII集成環(huán)境下，集成環(huán)境下，執(zhí)行File→New命令，彈出如圖4.2所示的編輯文件類型對(duì)話框，單機(jī)選擇Block Diagram/Schematic File類型后用鼠標(biāo)左鍵單擊OK按鈕，進(jìn)入QuartusII圖形編輯方式的窗口

56、界面。在原理圖編輯窗中的任何位置，用鼠標(biāo)左鍵單擊，將會(huì)彈出元件選擇窗。 圖 4.2 新建文件類型選擇對(duì)話框 再將其尚需編譯之后的文本在軟件下輸入，此后落實(shí)保存，實(shí)現(xiàn)全程編譯的啟動(dòng)，點(diǎn)擊圖4.3中的按鍵。 圖 4.3 編譯 軟件自動(dòng)落實(shí)編譯程序，倘如程序具備錯(cuò)誤，系統(tǒng)會(huì)自發(fā)的停止，且對(duì)設(shè)計(jì)成員進(jìn)行提示錯(cuò)誤產(chǎn)生的語(yǔ)句、出現(xiàn)的原因，對(duì)設(shè)計(jì)成員而言，其針對(duì)產(chǎn)生的錯(cuò)誤予以快碎的更改，重新予以編譯，一直到程序不具備錯(cuò)誤。編譯成功后的界面如圖4.4。 圖 4.4 編譯成功界面 編譯的過(guò)程包括分析與綜合、適配器、組譯器和時(shí)序分析等四個(gè)環(huán)節(jié)。并且編譯過(guò)程中，在系統(tǒng)表示具備諸多錯(cuò)誤

57、情況下，需要遵守在上到下的基本原則，改正錯(cuò)誤，一直到錯(cuò)誤更改之后，實(shí)現(xiàn)編譯，一直到不具備錯(cuò)誤。 在編譯子模塊后，可運(yùn)用軟件自發(fā)的產(chǎn)生這一模塊之中的器件圖，其輸出、輸入引腳全部是設(shè)計(jì)程序需要的輸出、輸入端口，將產(chǎn)生的器件元件圖落實(shí)關(guān)聯(lián)，進(jìn)而產(chǎn)生最后的系統(tǒng)電路圖。 出于FPGA層面的數(shù)字鎖相環(huán)構(gòu)建的仿真，其重點(diǎn)為仿真鎖相環(huán)頂層文件，不同模塊仿真只可以對(duì)該模塊是不是正確的設(shè)計(jì)進(jìn)行評(píng)定，對(duì)模塊參數(shù)進(jìn)行衡量，進(jìn)而落實(shí)模塊的真實(shí)功效。該文章的設(shè)計(jì)為持續(xù)循環(huán)的環(huán)節(jié)，調(diào)試仿真設(shè)計(jì)，最終獲得契合需求的結(jié)果。 4.2仿真 建立波形文件執(zhí)行“ File→New”菜單命令,在實(shí)現(xiàn)編輯文件類型對(duì)話框彈出之后，挑

58、選“ Verification/Debugging Files” Vector Waveform File方式后點(diǎn)擊“OK”按鈕，進(jìn)入 Quartus波中的形編輯方式,彈出如圖4.5所示的新建波形文件編輯窗口界面。 圖 4.5 新建波形文件編輯窗口 雙擊左鍵出現(xiàn)如圖4.6插入節(jié)點(diǎn)或總線對(duì)話框。先點(diǎn)擊“Node Finder”彈出如圖4.7節(jié)點(diǎn)查找器對(duì)話框。 圖 4.6 插入節(jié)點(diǎn)或總線對(duì)話框 圖 4.7 節(jié)點(diǎn)查找器對(duì)話框 在”Node Einder.”對(duì)話框的 Filter”欄目中,用鼠標(biāo)左鍵擇“Pins:all”后,再點(diǎn)擊“List”按鈕,點(diǎn)擊ok按鈕即可。 Qua

59、rtesⅡ默認(rèn)的仿真時(shí)間域是1s,如果需要更長(zhǎng)時(shí)間觀察仿真結(jié)果,可執(zhí)行“Edit”命令菜單中的“ End Time”選項(xiàng),在彈出的如圖4.8所示的“ End Time”(設(shè)置仿真時(shí)間域)對(duì)話框中,輸入適當(dāng)?shù)姆抡鏁r(shí)間域(如50 ns)后點(diǎn)擊“OK”按鈕完成設(shè)置。 圖 4.8 設(shè)置仿真時(shí)間域?qū)υ捒? 按照仿真的需要,利用工具欄中的相關(guān)工具按鈕為各個(gè)輸入信號(hào)編輯輸入測(cè)試波形。 執(zhí)行“Fle→ Save as”菜單命令,在彈出的“ Save as”對(duì)話框中用鼠標(biāo)左鍵點(diǎn)擊OK”按鈕,完成波形文件的存盤。在波形文件存盤操作中,系統(tǒng)自動(dòng)將波形文件名設(shè)置成與設(shè)計(jì)文件名同名,但文件類型是.vwf。運(yùn)

60、行仿真器執(zhí)行“ Processing- Start simulation”菜單命令,或鼠標(biāo)左鍵點(diǎn)擊主工具欄中“statSimulation”命令按鈕,對(duì)電路進(jìn)行仿真。 圖 4.9 仿真 4.3數(shù)字鎖相環(huán)系統(tǒng)電路圖 圖 4.10 數(shù)字鎖相環(huán)電路圖 圖 4.11 數(shù)字鎖相環(huán)編譯圖 圖 4.12 數(shù)字鎖相環(huán)RTL圖 圖 4.13 數(shù)字鎖相環(huán)仿真圖 該章節(jié)的設(shè)計(jì)電路的 思路，落實(shí)了分析、設(shè)計(jì)全部的全數(shù)字鎖相環(huán)電路，并且在QuartesⅡ軟件下對(duì)需要落實(shí)的功效予以模擬。在完成模塊設(shè)計(jì)之后，針對(duì)該電路落實(shí)仿真。 從仿真圖可以推出，在環(huán)路還未鎖定的時(shí)候，鑒相器輸出的波

61、形是不存在規(guī)律的，運(yùn)用諸多周期的調(diào)整，一直到輸出信號(hào)相位、頻率類似輸入信號(hào)，一直到達(dá)鎖定情況，該時(shí)期可了解到，針對(duì)其輸出信號(hào)而言，其為方波，輸入信號(hào)與輸出信號(hào)保持著 90 度的相位差，這也是 EXOR 門鑒相器典型的特點(diǎn)。可了解到在十多個(gè)周期范疇下可予以鎖定，只對(duì)輸出信號(hào)進(jìn)行關(guān)注 就可以，比較直觀、清晰，在仿真獲得的波形為方波情況下，證明鎖相環(huán)當(dāng)下位于鎖定的情況。 以下對(duì)前面論述的仿真圖，論述其鎖相環(huán)工作原理。對(duì)鑒相器而言，其運(yùn)用丟輸出、輸入信號(hào)相位差進(jìn)行對(duì)比，實(shí)現(xiàn)控制、輸出信號(hào)的對(duì)比，其中Se為控制信號(hào)，其功效為控制 K 計(jì)數(shù)器的減、加計(jì)數(shù)。運(yùn)算法則為：高就是減，低就為加。在具備較高的控制

62、信號(hào)的情況下，那么實(shí)行減計(jì)算，一直到具備0的計(jì)數(shù)，該時(shí)期對(duì)K 計(jì)數(shù)器而言，其會(huì)針對(duì)ID 電路進(jìn)行借位脈沖信號(hào)的輸出，一直到達(dá)DEC 端，在仿真圖可明確的了解到，TFF 波形后的2 ID 時(shí)鐘之中是高電平，導(dǎo)致IDout 脈沖比較滯后，實(shí)現(xiàn)了 1時(shí)鐘周期的滯后。并且，在Se 比較低的情況下，那么實(shí)行加計(jì)算，一直到實(shí)現(xiàn) Ktop 計(jì)數(shù)的情況下，Ktop 為K 值進(jìn)行確定和選擇 ，該時(shí)期的K 計(jì)數(shù)器會(huì)實(shí)現(xiàn)進(jìn)位信號(hào)的輸出， ID 電路會(huì)按進(jìn)位信號(hào)，一直到翻轉(zhuǎn)觸發(fā)器轉(zhuǎn)變?yōu)楦唠娖綄?duì)進(jìn)位信號(hào)進(jìn)行處置，該時(shí)期其出于添加了進(jìn)位信號(hào)，其從最開始的 ID 時(shí)鐘周期轉(zhuǎn)變?yōu)槠浜? ID 時(shí)鐘周期下全部都是低電平，類似于

63、在時(shí)間中IDout 脈沖提早 構(gòu)建了ID 時(shí)鐘。運(yùn)用持續(xù)加減來(lái)延遲、提前實(shí)現(xiàn)波形的輸出，一直到調(diào)整輸出信號(hào)的頻率維持到等同于輸入信號(hào)，兩者具備固定相差情況下，該時(shí)期EXOR 鑒相器輸出信號(hào)是方波，針對(duì)K 計(jì)數(shù)器而言，其規(guī)律、周期的予以借位、進(jìn)位，具備相同的加減數(shù)，針對(duì)ID 模塊而言，其在電路輸出過(guò)程中表現(xiàn)出扣除、添加周期，其針對(duì)輸出頻率不具備很大影響，證明該時(shí)期實(shí)現(xiàn)了鎖定情況。 針對(duì)門、異鑒相器，在位于鎖定情況下，ADPLL在中心頻率下運(yùn)轉(zhuǎn)，該時(shí)期，ID計(jì)數(shù)器將時(shí)鐘 ID 降低一半，其為二分頻。該時(shí)期的 K 計(jì)數(shù)器形成的借位、進(jìn)位具備相同的平均數(shù)，在信號(hào) fout、fin 具備90度的相位差

64、情況下，其具備可能。該狀況下，門、異輸出信號(hào)具備方波的形狀，頻率為、中心頻率f0兩倍大小。基于此，在某周期下，計(jì)數(shù)上升產(chǎn)生在2個(gè)1/4 周期之中，降低計(jì)數(shù)產(chǎn)生在剩余之后的2個(gè)1/4 周期下，出于借位、進(jìn)位均數(shù)具備吻合的精準(zhǔn)度，ID 計(jì)數(shù)器不會(huì)實(shí)現(xiàn)周期的減、加。 在以上章節(jié)了解到，K具備更大的選擇，跟蹤具備更小的步長(zhǎng)，在鎖定情況下具備更高的精準(zhǔn)度，具備更小的誤差，但具備很長(zhǎng)的捕獲時(shí)長(zhǎng)；K具備更小的選擇，跟蹤具備更大的步長(zhǎng)，在鎖定情況下具備更大的相差的，但具備很短的捕獲時(shí)長(zhǎng)?？稍谧畛醯臅r(shí)候挑選較小K值，確保系統(tǒng)更快步入鎖定時(shí)期，鎖定后添加K值，實(shí)現(xiàn)波紋誤差的降低，實(shí)現(xiàn)精度的提高，進(jìn)而兼顧兩者。

65、 4.4本章小結(jié) 該章節(jié)論述了仿真流程、全數(shù)字鎖相環(huán)整體電路圖仿真研究，通過(guò)結(jié)果了解到，高設(shè)計(jì)落實(shí)了全數(shù)字鎖相環(huán)的功效。  結(jié)束語(yǔ) 該設(shè)計(jì)論述了鎖相環(huán)的類型和原理，且落實(shí)了設(shè)計(jì)全數(shù)字鎖相環(huán)的相關(guān)工作。通過(guò)EDA技術(shù)，設(shè)計(jì)過(guò)程中使用了模塊化，Quartus II開發(fā)平臺(tái)之中，應(yīng)用Verilog HDL語(yǔ)言構(gòu)建了出于FPGA之中的全數(shù)字鎖相環(huán)。這樣的鎖相環(huán)擁有 簡(jiǎn)單的結(jié)構(gòu)、靈活進(jìn)行控制、較高的 跟蹤精度、便于集成、較高的環(huán)路性能的屬性。整個(gè)設(shè)計(jì)流程包含了電路分析、各個(gè)模塊電路設(shè)計(jì)、軟件仿真，有仿真結(jié)果可知，本設(shè)計(jì)實(shí)現(xiàn)了全數(shù)字鎖相環(huán)的功能。 本課題構(gòu)建的全數(shù)字濾波器重點(diǎn)為4模塊構(gòu)

66、成：K計(jì)數(shù)器、鑒相器、分頻器、增減（）電路的模塊。通過(guò)仿真實(shí)驗(yàn)、理論研究證明，實(shí)現(xiàn)控制參數(shù)的改變，可實(shí)現(xiàn)鎖相系統(tǒng)的穩(wěn)定性、速度的提升。 出于能力、精力層面的制約，該文章具備追多的缺陷： 1. 在設(shè)計(jì)電路模塊環(huán)節(jié)，該文章在設(shè)計(jì) 全數(shù)字鎖相環(huán)下并不精致，在應(yīng)用、電路性能層面具備諸多局限。 2. 出于自身經(jīng)驗(yàn)層面的問題，電流下可能產(chǎn)生的誤差、噪聲等干擾信號(hào)尚未落實(shí)精準(zhǔn)的論述。例如對(duì)鎖相環(huán)而言，其抖動(dòng)時(shí)鐘為比較主要的參數(shù)，但其尚需諸多的實(shí)踐層面的經(jīng)驗(yàn)，其為該文章的不足的區(qū)域，尚需改正。 針對(duì)鎖相環(huán)來(lái)說(shuō)，當(dāng)下其發(fā)展為系統(tǒng)芯片下的典型類型的電路。出于具備較高集成度的集成電路，針對(duì)鎖相環(huán)而言，一般被使用在嘈雜工作的區(qū)域，但出于全數(shù)字鎖相環(huán)電路為數(shù)字，其具備很強(qiáng)的噪聲容忍。并且 出于其數(shù)字層面的屬性，具備很快的捕獲時(shí)間。在集成電路獲得迅猛發(fā)展的當(dāng)下，ADPLL必然更加的具備吸引力，其具備越發(fā)廣泛的使用，發(fā)展為目前設(shè)計(jì)集成電路的主要標(biāo)志。 參考文獻(xiàn) [[1]黃保瑞,楊世平. 基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì)[J]. 電子測(cè)試,2014(16):33-34