《ASICDesign1復(fù)旦大學(xué)專用集成電路課件(共5個(gè)).ppt》由會(huì)員分享，可在線閱讀，更多相關(guān)《ASICDesign1復(fù)旦大學(xué)專用集成電路課件(共5個(gè)).ppt（42頁珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

專用集成電路設(shè)計(jì)方法 俞軍Tel 53085050Email yujun 課程安排 專用集成電路概述1周ASIC的設(shè)計(jì)流程和設(shè)計(jì)方法 重點(diǎn) 設(shè)計(jì)描述 設(shè)計(jì)流程1周設(shè)計(jì)策略 綜合方法1周設(shè)計(jì)驗(yàn)證 ASIC設(shè)計(jì)中的考慮因素1周深亞微米設(shè)計(jì)方法和設(shè)計(jì)技術(shù)以及EDA技術(shù)的發(fā)展1周 課程安排 專用集成電路的測(cè)試方法Design for TestBasics2周可編程ASIC可編程ASIC器件的結(jié)構(gòu) 資源 分類和開發(fā)系統(tǒng)1周Xilinx Altera可編程器件2周 第一章專用集成電路概述 1 1通用集成電路和專用集成電路通用集成電路 市場(chǎng)上能買到的具有通用功能的集成電路74系列 4000系列 Memory CPU等專用集成電路ASIC ApplicationSpecificIntegratedCircuits SUNSPARCWorkstation中的9塊電路 某些加密電路等 第一章專用集成電路概述 專用標(biāo)準(zhǔn)電路ASSP Application SpecificStandardProducts Modem芯片 DVDdecoder VCDdecoder audioDAC MotorServoDSP等 第一章專用集成電路概述 1 2集成電路發(fā)展簡(jiǎn)史 第一章專用集成電路概述 1 3專用集成電路的類型及特點(diǎn)分為三類全定制 FullCustom 半定制 Semi Custom 可編程 Programable 第一章專用集成電路概述 1 3 1全定制 FullCustom 生產(chǎn)上不預(yù)加工設(shè)計(jì)上無預(yù)處理和預(yù)編譯的單元庫 全人工版圖設(shè)計(jì)1 3 2基于單元的ASIC Cell BasedASIC 是利用預(yù)先設(shè)計(jì)好的單元進(jìn)行版圖設(shè)計(jì)的 有兩種類型 一種是標(biāo)準(zhǔn)單元 StandardCell 另一種單元稱為宏單元 Macro 或核心 Core 單元 第一章專用集成電路概述 1 3 2基于門陣的ASIC GateArrayASIC1 3 4可編程邏輯器件PLD ProgrammableLogicDevice PALGALPLAFPGACPLD 第一章專用集成電路概述 1 3 5各種ASIC類型的優(yōu)缺點(diǎn)比較 第一章專用集成電路概述 1 4集成電路設(shè)計(jì)和制造過程設(shè)計(jì)過程制定規(guī)范 SPEC 系統(tǒng)設(shè)計(jì) SystemDesign 電路設(shè)計(jì) CircuitDesign 版圖設(shè)計(jì) LayoutDesign 制造過程制版掩膜版制造 MASK 流片 Fab 光刻 生長(zhǎng) 擴(kuò)散 摻雜 金屬化 蒸鋁等產(chǎn)生Pn結(jié) NPN結(jié)構(gòu) MOS電阻 電容等 第一章專用集成電路概述 制造過程測(cè)試 Testing 以Spec和TestVector為標(biāo)準(zhǔn)檢測(cè)制造出的芯片是否滿足設(shè)計(jì)要求封裝 Packaging 磨片劃片 Sawing 鍵合 WireBonding 包封 Packaging 形式 DIP QFP PLCC PGA BGA FCPGA等 集成電路設(shè)計(jì)過程 第一章專用集成電路概述 1 5ASIC技術(shù)現(xiàn)狀和發(fā)展趨勢(shì)摩爾規(guī)律 每十八個(gè)月 集成度增加一倍 速度上升一倍 器件密度上升一倍 第一章專用集成電路概述 專用集成電路預(yù)測(cè)與發(fā)展SOC Systemonachip 工藝 Process 由0 35um 0 25um 0 18um進(jìn)入0 13um 0 10um即高速 低壓 低功耗EDA設(shè)計(jì)工具與設(shè)計(jì)方法必須變革以適應(yīng)深亞微米工藝的發(fā)展 如SinglePass PhysicalSynthesis等 可編程器件向更高密度 更大規(guī)模和更廣泛的領(lǐng)域發(fā)展 如MixedSignal MCMAnalog電路 高速 高精度 低功耗 低電壓ASIC產(chǎn)品的發(fā)展動(dòng)向內(nèi)嵌式系統(tǒng) EmbededSystem 自動(dòng)控制 儀器儀表 計(jì)算機(jī) 通訊結(jié)合的系統(tǒng)芯片 CableModem 1G 多媒體芯片 MpegDecoderEncoder STB IA 人工智能芯片光集成電路 第二章ASIC設(shè)計(jì)流程和方法 2 1概述設(shè)計(jì)過程分電路設(shè)計(jì) 前端設(shè)計(jì)版圖設(shè)計(jì) 后端設(shè)計(jì)設(shè)計(jì)流程 方法 分自底向上 BottomUp 自頂向下 TopDown 數(shù)字集成電路設(shè)計(jì)行為方面結(jié)構(gòu)方面物理方面 第二章ASIC設(shè)計(jì)流程和方法 2 1概述設(shè)計(jì)策略設(shè)計(jì)描述自動(dòng)化設(shè)計(jì)的綜合方法設(shè)計(jì)驗(yàn)證方法深亞微米設(shè)計(jì)方法和EAD工具的發(fā)展 第二章ASIC設(shè)計(jì)流程和方法 2 2設(shè)計(jì)描述描述方面行為描述結(jié)構(gòu)描述物理描述設(shè)計(jì)抽象的層次系統(tǒng)算法級(jí)寄存器傳輸級(jí) RTL級(jí) 邏輯級(jí)和電路級(jí)最低層的晶體管級(jí)電路 第二章ASIC設(shè)計(jì)流程和方法 2 2 1 硬件描述語言HDL HardwareDescriptionLanguage VHDLVHDL描述能力強(qiáng) 覆蓋面廣 可用于多種層次的電路描述 VHDL的硬件描述與工藝技術(shù)無關(guān) 不會(huì)因工藝變化而使描述無效 VHDL支持設(shè)計(jì)再利用 Reuse 方法 支持超大規(guī)模集成電路設(shè)計(jì)的分解和組合 可讀性好 易于理解 國(guó)際標(biāo)準(zhǔn) 具備通用性 第二章ASIC設(shè)計(jì)流程和方法 VHDL設(shè)計(jì)描述由五種基本設(shè)計(jì)單元組成設(shè)計(jì)實(shí)體說明 Entitydeclaration 結(jié)構(gòu)體 Architecturebody 配置說明 Configurationdeclaration 集合元說明 Packagedec1aration 集合元 Packagebody 第二章ASIC設(shè)計(jì)流程和方法 ENTITYmuxISGENERIC m TIME 2ns PORT in1 in2 sel INBIT out1 OUTBIT ENDmux 設(shè)計(jì)實(shí)體說明 第二章ASIC設(shè)計(jì)流程和方法 AECHITECTUREtwown1OFmuxISBEGINIFsel 1 THENout1 1 ELSEout1 in2AFTERm ENDtwown1 行為描述 第二章ASIC設(shè)計(jì)流程和方法 AECHITECTUREtwown2OFmuxISBEGINNOT Sb U0 sel AND2 S1 U1 sel in1 AND2 S2 U2 Sb in2 OR out1 U3 s1 s2 ENDtwown2 結(jié)構(gòu)描述1 第二章ASIC設(shè)計(jì)流程和方法 AECHITECTUREtwown3OFmuxISBEGINNOT Sb U0 sel NAND2 S1 U1 sel in1 NAND2 S2 U2 Sb in2 NAND out1 U3 s1 s2 ENDtwown3 結(jié)構(gòu)描述2 VHDL設(shè)計(jì)環(huán)境 第二章ASIC設(shè)計(jì)流程和方法 VerilogHDL能用于行為描述和結(jié)構(gòu)描述 電路描述同時(shí)可以包含不同層次 且能和混合模式的模型一起進(jìn)行模擬Verilog使用四值邏輯 即0 l X和Z 其中 X 為不定態(tài) Z為懸空態(tài)使用的基本數(shù)據(jù)類型是 與 和 寄存器 第二章ASIC設(shè)計(jì)流程和方法 2 2 2行為描述 算法描述 舉例一位全加器 第二章ASIC設(shè)計(jì)流程和方法 Verilog HDL描述進(jìn)位算法描述 modulecarry co a b c outputco inputa b c wire 10co a b a c b c endmodule 第二章ASIC設(shè)計(jì)流程和方法 2 23結(jié)構(gòu)描述RTL registerTransferLevel 級(jí)門級(jí) GateLevel 開關(guān)級(jí) SwitchLevel 電路級(jí) CircuitLevel 4位加法器的結(jié)構(gòu)描述 第二章ASIC設(shè)計(jì)流程和方法 4位加法器的結(jié)構(gòu)描述moduleadd4 s c4 ci a b input 3 0 a b inputci output 3 0 s outputc4 wire 2 0 co adda0 co 0 s 0 a 0 b 0 ci adda1 co 1 s 1 a 1 b 1 c 0 adda1 co 2 s 2 a 2 b 2 c 2 adda1 co4 s 3 a 3 b 3 co 2 endmodule moduleadd co s a b c inputa b c outputs co sums1 s a b c carryc1 co a b c endmodulemodulecarry co a b c inputa b c outputco wirex y z andg1 x a b andg2 y a c andg3 z b c or3g4 co x y z endmodule 第二章ASIC設(shè)計(jì)流程和方法 開關(guān)級(jí)描述 1 modulecarry co a b c inputa b c outputco wireil i2 i3 i4 i5 i6 nmosnl i3 i4 a nmosn2 i4 vss b nmosn3 i3 i5 b nmosn4 i5 vss c nmosn5 i3 i6 a nmosn6 i6 vss c nmosn7 co vss i3 pmospi il vdd a pmosp2 i2 il b pmosp3 i3 i2 c pmosp4 il vdd b pmosp5 i2 il c pmosp6 i3 i2 a pmosp7 co vdd i3 endmodule 第二章ASIC設(shè)計(jì)流程和方法 開關(guān)級(jí)描述 2 modulecarry co a b c inputa b c outputco wireil i2 i3 i4 en nmosnl il vss a nmosn2 il vss b nmosn3 en il c nmosn4 i2 vss b nmosns en i2 a pmospl i3 vdd b pmosp2 en i3 a pmosp3 cn i4 c pmosp4 i4 vdd b pmosp5 i4 vdd a pmosp6 co vdd en pmosn6 co vss en endmodule 第二章ASIC設(shè)計(jì)流程和方法 2 2 4物理描述 moduleadd4 inputa 3 0 b 3 0 inputci outputs 3 0 outpuc4 boundary 0 0 100 400 portporta 0 aluminumwidth lorigin 0 25 portb 0 aluminumwidth lorigin 0 75 portcipolysiliconwidth l origin 50 0 porta 0 aluminumwidth laddsoorigin 0 0 adda1origin 0 100 endmodule 第二章ASIC設(shè)計(jì)流程和方法 2 3設(shè)計(jì)流程2 3 1bottom Up自底向上 Bottom Up 設(shè)計(jì)是集成電路和PCB板的傳統(tǒng)設(shè)計(jì)方法 該方法盛行于七 八十年設(shè)計(jì)從邏輯級(jí)開始 采用邏輯單元和少數(shù)行為級(jí)模塊構(gòu)成層次式模型進(jìn)行層次設(shè)計(jì) 從門級(jí)開始逐級(jí)向上組成RTL級(jí)模塊 再由若于RTL模塊構(gòu)成電路系統(tǒng)對(duì)于集成度在一萬門以內(nèi)的ASIC設(shè)計(jì)是行之有效的 無法完成十萬門以上的設(shè)計(jì)設(shè)計(jì)效率低 周期長(zhǎng) 一次設(shè)計(jì)成功率低 第二章ASIC設(shè)計(jì)流程和方法 2 3設(shè)計(jì)流程2 3 2Top Down設(shè)計(jì)Top Down流程在EDA工具支持下逐步成為IC主要的設(shè)計(jì)方法從確定電路系統(tǒng)的性能指標(biāo)開始 自系統(tǒng)級(jí) 寄存器傳輸級(jí) 邏輯級(jí)直到物理級(jí)逐級(jí)細(xì)化并逐級(jí)驗(yàn)證其功能和性能 第二章ASIC設(shè)計(jì)流程和方法 關(guān)鍵技術(shù)首先是需要開發(fā)系統(tǒng)級(jí)模型及建立模型庫 這些行為模型與實(shí)現(xiàn)工藝無關(guān) 僅用于系統(tǒng)級(jí)和RTL級(jí)模擬 系統(tǒng)級(jí)功能驗(yàn)證技術(shù) 驗(yàn)證系統(tǒng)功能時(shí)不必考慮電路的實(shí)現(xiàn)結(jié)構(gòu)和實(shí)現(xiàn)方法 這是對(duì)付設(shè)計(jì)復(fù)雜性日益增加的重要技術(shù) 目前系統(tǒng)級(jí)DSP模擬商品化軟件有Comdisco Cossap等 它們的通訊庫 濾波器庫等都是系統(tǒng)級(jí)模型庫成功的例子 邏輯綜合 是行為設(shè)計(jì)自動(dòng)轉(zhuǎn)換到邏輯結(jié)構(gòu)設(shè)計(jì)的重要步驟 第二章ASIC設(shè)計(jì)流程和方法 Top Down設(shè)計(jì)與Bottom Up設(shè)計(jì)相比 具有以下優(yōu)點(diǎn) 設(shè)計(jì)從行為到結(jié)構(gòu)再到物理級(jí) 每一步部進(jìn)都進(jìn)行驗(yàn)證 提高了一次設(shè)計(jì)的成功率 提高了設(shè)計(jì)效率 縮短了ASIC的開發(fā)周期 降低了產(chǎn)品的開發(fā)成本設(shè)計(jì)成功的電路或其中的模塊可以放入以后的設(shè)計(jì)中提高了設(shè)計(jì)的再使用率 Reuse 第二章ASIC設(shè)計(jì)流程和方法 2 4設(shè)計(jì)策略2 4 1概述設(shè)計(jì)參數(shù)電路性能 包括功能 速度 功耗和應(yīng)用特性芯片尺寸電路的可測(cè)性及測(cè)試碼生成的難易性 設(shè)計(jì)周期成功率 TimetoMarket 經(jīng)濟(jì)性 Profit 設(shè)計(jì)效率 Efficiency