《計(jì)算機(jī)組成原理試卷.doc》由會(huì)員分享，可在線閱讀，更多相關(guān)《計(jì)算機(jī)組成原理試卷.doc（3頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

一、選擇題（每小題1分，共15分） 1 從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（ ）計(jì)算機(jī)。 A 并行 B 馮諾依曼 C 智能 D 串行 2 某機(jī)字長(zhǎng)32位，其中1位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（ ）。 A -(231-1) B -(230-1) C -(231+1) D -(230+1) 3 以下有關(guān)運(yùn)算器的描述，（ ）是正確的。 A 只做加法運(yùn)算 B 只做算術(shù)運(yùn)算 C 算術(shù)運(yùn)算與邏輯運(yùn)算 D 只做邏輯運(yùn)算 4 EEPROM是指（ ）。 A 讀寫存儲(chǔ)器 B 只讀存儲(chǔ)器 C 閃速存儲(chǔ)器 D 電擦除可編程只讀存儲(chǔ)器 5 常用的虛擬存儲(chǔ)系統(tǒng)由（ ）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。 A cache-主存 B 主存-輔存 C cache-輔存 D 通用寄存器-cache 6 RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（ ）。 A 棧頂和次棧頂 B 兩個(gè)主存單元 C 一個(gè)主存單元和一個(gè)通用寄存器 D 兩個(gè)通用寄存器 7 當(dāng)前的CPU由（ ）組成。 A 控制器 B 控制器、運(yùn)算器、cache C 運(yùn)算器、主存 D 控制器、ALU、主存 8 流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是（ ）。 A 具備同等水平 B 不具備同等水平 C 小于前者 D 大于前者 9 在集中式總線仲裁中，（ ）方式響應(yīng)時(shí)間最快。 A 獨(dú)立請(qǐng)求 B 計(jì)數(shù)器定時(shí)查詢 C 菊花鏈 10 CPU中跟蹤指令后繼地址的寄存器是（ ）。 A 地址寄存器 B 指令計(jì)數(shù)器 C 程序計(jì)數(shù)器 D 指令寄存器 11 從信息流的傳輸速度來看，（ ）系統(tǒng)工作效率最低。 A 單總線 B 雙總線 C 三總線 D 多總線 12 單級(jí)中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（ ）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。 A 中斷允許 B 中斷請(qǐng)求 C 中斷屏蔽 D DMA請(qǐng)求 13 安騰處理機(jī)的典型指令格式為（ ）位。 A 32位 B 64位 C 41位 D 48位 14 下面操作中應(yīng)該由特權(quán)指令完成的是（ ）。 A 設(shè)置定時(shí)器的初值 B 從用戶模式切換到管理員模式 C 開定時(shí)器中斷 D 關(guān)中斷 15 下列各項(xiàng)中，不屬于安騰體系結(jié)構(gòu)基本特征的是（ ）。 A 超長(zhǎng)指令字 B 顯式并行指令計(jì)算 C 推斷執(zhí)行 D 超線程 二、填空題（每小題2分，共20分） 1 字符信息是符號(hào)數(shù)據(jù)，屬于處理（ ）領(lǐng)域的問題，國(guó)際上采用的字符系統(tǒng)是七單位的（ ）碼。 2 按IEEE754標(biāo)準(zhǔn)，一個(gè)32位浮點(diǎn)數(shù)由符號(hào)位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個(gè)域組成。其中階碼E的值等于指數(shù)的真值（ ）加上一個(gè)固定的偏移值（ ）。 3 雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（ ）并行技術(shù)，后者采用（ ）并行技術(shù)。 4 虛擬存儲(chǔ)器分為頁(yè)式、（ ）式、（ ）式三種。 5 安騰指令格式采用5個(gè)字段：除了操作碼（OP）字段和推斷字段外，還有3個(gè)7位的（ ）字段，它們用于指定（ ）2個(gè)源操作數(shù)和1個(gè)目標(biāo)操作數(shù)的地址。 6 CPU從內(nèi)存取出一條指令并執(zhí)行該指令的時(shí)間稱為（ ），它常用若干個(gè)（ ）來表示。 7 安騰CPU中的主要寄存器除了128個(gè)通用寄存器、128個(gè)浮點(diǎn)寄存器、128個(gè)應(yīng)用寄存器、1個(gè)指令指針寄存器（即程序計(jì)數(shù)器）外，還有64個(gè)（ ）和8個(gè)（ ）。 8 衡量總線性能的重要指標(biāo)是（ ），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是（ ）。 9 DMA控制器按其結(jié)構(gòu)，分為（ ）DMA控制器和（ ）DMA控制器。前者適用于高速設(shè)備，后者適用于慢速設(shè)備。 10 64位處理機(jī)的兩種典型體系結(jié)構(gòu)是（ ）和（ ）。前者保持了與IA-32的完全兼容，后者則是一種全新的體系結(jié)構(gòu)。 三、簡(jiǎn)答題（每小題8分，共16分） 1 簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問速度？ 2 一臺(tái)機(jī)器的指令系統(tǒng)有哪幾類典型指令？列出其名稱。 四、證明題（10分） 求證：[-y]補(bǔ)=-[y]補(bǔ) (mod 2n+1) 五、設(shè)計(jì)題（12分） 現(xiàn)給定與門、或門、異或門三種芯片，其中與門、或門的延遲時(shí)間為20ms，異或門的延遲時(shí)間為60ns。 ⑴請(qǐng)寫出一位全加器（FA）的真值表和邏輯表達(dá)式，畫出FA的邏輯圖。 ⑵畫出32位行波進(jìn)位加法器/減法器的邏輯圖。注：畫出最低2位和最高2位（含溢出電路） ⑶計(jì)算一次加法所用的總時(shí)間。 六、計(jì)算題（12分） 某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問時(shí)間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時(shí)間將其裝入cache，然后再進(jìn)行訪問；如果被訪問的單元不在主存中，則需要10ms的時(shí)間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個(gè)字的平均時(shí)間。 七、設(shè)計(jì)題（15分） CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲(chǔ)器，I-cache為指令存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號(hào)均為微操作控制信號(hào)（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。 機(jī)器指令“ADD R2,R0”實(shí)現(xiàn)的功能是：將寄存器R2和R0中的數(shù)據(jù)進(jìn)行相加，求和結(jié)果打入到寄存器R0中。請(qǐng)畫出該加法指令的指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期含T1～T4四個(gè)時(shí)鐘信號(hào)，寄存器打入信號(hào)必須注明時(shí)鐘序號(hào)）