《交通燈控制器的設(shè)計(jì) EDA課程設(shè)計(jì)》由會(huì)員分享，可在線閱讀，更多相關(guān)《交通燈控制器的設(shè)計(jì) EDA課程設(shè)計(jì)（15頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、 大 學(xué) 課程設(shè)計(jì)說(shuō)明書(shū) 名稱(chēng) 交通燈控制器的設(shè)計(jì) 院 　系 電子信息工程系 班 級(jí) 姓 名 學(xué) 號(hào) 系　主　任 教研室主任 指導(dǎo)教師 目錄 第一章 緒論 3 1電子設(shè)計(jì)自動(dòng)化簡(jiǎn)介 3 1.1概要 3 1.2 EDA數(shù)字系統(tǒng)設(shè)計(jì) 4 1.2.1 分析方法 4 第二章 設(shè)計(jì)要求 5 2 設(shè)計(jì)基本要求 5 2.1電路工作原理 5 第三章 系統(tǒng)

2、的設(shè)計(jì) 6 3 系統(tǒng)設(shè)計(jì)要求 6 3.1 設(shè)計(jì)思路 7 3.2 設(shè)計(jì)流程 7 3.3 系統(tǒng)結(jié)構(gòu)圖 8 3.4 系統(tǒng)程序 9 3.5 仿真與調(diào)試 14 第四章 心得體會(huì) 15 參考文獻(xiàn) 16 第一章 緒論 1電子設(shè)計(jì)自動(dòng)化簡(jiǎn)介 1.1概要 EDA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 　　 利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開(kāi)始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過(guò)計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程的計(jì)算機(jī)上自動(dòng)處理完

3、成。 　　 現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門(mén)廣泛使用。 1.1.1 EDA系統(tǒng)的設(shè)計(jì)分類(lèi) 根據(jù)采用計(jì)算機(jī)輔助技術(shù)的介入程度，可以分為三類(lèi)： 第一類(lèi)：人工設(shè)計(jì)方法，這是一種傳統(tǒng)的設(shè)計(jì)方法，從方案的提出到驗(yàn)證和修改均采用人工手段完成，尤其是系統(tǒng)的驗(yàn)證需要經(jīng)過(guò)實(shí)際搭試電路完成，花費(fèi)大、效率低、制造周期長(zhǎng)。 第二類(lèi)：借助計(jì)算機(jī)來(lái)完成數(shù)據(jù)處理、模擬評(píng)價(jià)、設(shè)計(jì)驗(yàn)證等部分，由人和計(jì)算機(jī)共同完成，但由于軟件匱乏，該階段許多工作尚需人工完成。 第三類(lèi)：該階

4、段的世紀(jì)方法稱(chēng)為電子設(shè)計(jì)自動(dòng)化，這個(gè)階段發(fā)展起來(lái)的EDA工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)工程師從事的許多高層次設(shè)計(jì)由工具完成。整個(gè)設(shè)計(jì)過(guò)程或大部分設(shè)計(jì)均有計(jì)算機(jī)完成。 1.1.2 EDA技術(shù)發(fā)展表現(xiàn)形式 (1) CPLD/FPGA系統(tǒng)：使用EDA技術(shù)開(kāi)發(fā)CPLD/FPGA，使自行開(kāi)發(fā)的CPLD/FPGA作為電子系統(tǒng)、控制系統(tǒng)、信息處理系統(tǒng)的主體。 (2) “CPLD/FPGA+MCU”系統(tǒng)：綜合應(yīng)用EDA技術(shù)與單片機(jī)技術(shù)，將自行開(kāi)發(fā)的“CPLD/FPGA+MCU”作為電子系統(tǒng)、控制系統(tǒng)、信息處理系統(tǒng)的主體。 (3) “CPLD/FPGA+專(zhuān)用DSP處理器”系統(tǒng)：將EDA技術(shù)與DSP專(zhuān)用處

5、理器配合使用，用“CPLD/FPGA+專(zhuān)用DSP處理器”構(gòu)成一個(gè)數(shù)字信號(hào)處理系統(tǒng)的整體。 (4) 基于FPGA實(shí)現(xiàn)的現(xiàn)代DSP系統(tǒng)：基于SOPC(a System on a Programmable Chip)技術(shù)、EDA技術(shù)與FPGA技術(shù)實(shí)現(xiàn)方式的現(xiàn)代DSP系統(tǒng)。 (5) 基于FPGA實(shí)現(xiàn)的SOC片上系統(tǒng)：使用超大規(guī)模的FPGA實(shí)現(xiàn)的，內(nèi)含1個(gè)或數(shù)個(gè)嵌入式CPU或DSP，能夠?qū)崿F(xiàn)復(fù)雜系統(tǒng)功能的單一芯片系統(tǒng)。 (6) 基于FPGA實(shí)現(xiàn)的嵌入式系統(tǒng)：使用CPLD/FPGA實(shí)現(xiàn)的，內(nèi)含嵌入式處理器，能滿足對(duì)象系統(tǒng)要求的特定功能的，能夠嵌入到宿主系統(tǒng)的專(zhuān)用計(jì)算機(jī)應(yīng)用系統(tǒng)。 1.2 EDA數(shù)字

6、系統(tǒng)設(shè)計(jì) 1.2.1 分析方法 傳統(tǒng)的電路設(shè)計(jì)方法都是自底向上進(jìn)行設(shè)計(jì)的，也就是首先確定可用的元器件，然后根據(jù)這些器件進(jìn)行邏輯設(shè)計(jì)，完成各模塊后進(jìn)行連接，最后形成系統(tǒng)。 在基于EDA技術(shù)的系統(tǒng)設(shè)計(jì)的最重要環(huán)節(jié)——在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行描述和定義時(shí)，我們采用自頂向下分析，自底向上設(shè)計(jì)的方法。所謂“自頂向下分析”，就是指將數(shù)字系統(tǒng)的整體逐步分解為各個(gè)子系統(tǒng)和模塊，若子系統(tǒng)規(guī)模較大，則還需將子系統(tǒng)進(jìn)一步分解為更小的子系統(tǒng)和模塊，層層分解，直至整個(gè)系統(tǒng)中各子系統(tǒng)關(guān)系合理，并便于邏輯電路級(jí)的設(shè)計(jì)和實(shí)現(xiàn)為止。 1.2．2 實(shí)現(xiàn)方法 1．硬件描述語(yǔ)言編程實(shí)現(xiàn)法 2．

7、原理圖設(shè)計(jì)實(shí)現(xiàn)法 3．參數(shù)可設(shè)置兆功能塊實(shí)現(xiàn)法 4．軟的或硬的IP核實(shí)現(xiàn)法 第二章 設(shè)計(jì)要求 2 設(shè)計(jì)基本要求 1）設(shè)計(jì)一個(gè)十字路口的交通燈控制器，能顯示十字路口東西、南北兩個(gè)方向的紅、黃、綠燈的指示狀態(tài)。用兩組紅、黃、綠三種顏色的燈分別作為東西、南北兩個(gè)方向的紅、黃、綠燈。變化規(guī)律為：東西綠燈亮，南北紅燈亮——東西黃燈亮，南北紅燈亮——東西紅燈亮，南北綠燈亮——東西紅燈亮，南北黃燈亮 ——東西綠燈亮，南北紅燈亮 ……，這樣依次循環(huán)。 2）南北方向是主干車(chē)道，東西方向是支干車(chē)道，要求兩條交叉道路上的車(chē)輛交替運(yùn)行，主干車(chē)道每次通行時(shí)間為35秒，支干車(chē)道每次

8、通行的時(shí)間為25秒，時(shí)間可設(shè)置修改。 3）在綠燈轉(zhuǎn)為紅燈時(shí)，要求黃燈先亮5秒鐘，才能變換運(yùn)行車(chē)道。 4）要求交通控制器有復(fù)位功能，在復(fù)位信號(hào)使能的情況下能夠?qū)崿F(xiàn)交通燈的自動(dòng)復(fù)位，并且要求所有交通燈的狀態(tài)變化，包括復(fù)位信號(hào)引起的均發(fā)生在時(shí)鐘脈沖的上升沿。 2.1電路工作原理 根據(jù)交通燈系統(tǒng)設(shè)計(jì)要求，可以用一個(gè)有限的狀態(tài)機(jī)來(lái)實(shí)現(xiàn)這個(gè)交通燈控制器。根據(jù)功能要求，明確兩組交通燈的狀態(tài)，這兩組交通燈總共有四種狀態(tài)，分別可用st0,st1,st2,st3不表示： st0表示主干路綠燈亮，支干路紅燈亮； st1表示主干路黃燈亮，支干路紅燈亮； st2表示主干路紅燈亮，支干路綠燈亮； st3

9、表示主干路紅燈亮，支干路黃燈亮； 根據(jù)上述四種描述列出的狀態(tài)轉(zhuǎn)換表如下表1所示及交通燈控制器狀態(tài)轉(zhuǎn)換圖如下圖1所示： 表1 交通燈控制器狀態(tài)轉(zhuǎn)換表 第三章 系統(tǒng)的設(shè)計(jì) 3 系統(tǒng)設(shè)計(jì)要求 1）設(shè)計(jì)一個(gè)十字路口的交通燈控制器，能顯示十字路口東西、南北、南北左轉(zhuǎn)三個(gè)方向的紅、黃、綠燈的指示狀態(tài)。用三組紅、黃、綠三種顏色的燈分別作為東西、南北、南北左轉(zhuǎn)三個(gè)方向的紅、黃、綠燈。變化規(guī)律為： 南北綠燈亮，南北左轉(zhuǎn)紅燈亮 ，東西紅燈亮 南北黃燈亮，南北左轉(zhuǎn)紅燈亮 ，東西紅燈亮 南

10、北紅燈亮，南北左轉(zhuǎn)綠燈亮 ，東西紅燈亮 南北紅燈亮，南北左轉(zhuǎn)黃燈亮 ，東西紅燈亮 南北紅燈亮，南北左轉(zhuǎn)紅燈亮 ，東西綠燈亮 南北紅燈亮，南北左轉(zhuǎn)紅燈亮 ，東西黃燈亮 南北綠燈亮，南北左轉(zhuǎn)紅燈亮 ，東西紅燈亮這樣依次循環(huán)。 2）南北方向是主干車(chē)道，東西方向是支干車(chē)道，要求兩條交叉道路上的車(chē)輛交替運(yùn)行，主干車(chē)道每次通行時(shí)間為35秒，主干轉(zhuǎn)彎車(chē)道每次通行時(shí)間為20秒，支干車(chē)道每次通行的時(shí)間為25秒，時(shí)間可設(shè)置修改。 3）在綠燈轉(zhuǎn)為紅燈時(shí)，要求黃燈先亮5秒鐘，才能變換運(yùn)行車(chē)道。 4）要求交通控制器有復(fù)位功能，在復(fù)位信號(hào)使能的情況下能夠?qū)崿F(xiàn)交通燈的自動(dòng)復(fù)位，并且要求所有交通

11、燈的狀態(tài)變化，包括復(fù)位信號(hào)引起的均發(fā)生在時(shí)鐘脈沖的上升沿。 5)顯示器倒計(jì)時(shí)顯示時(shí)間 3.1 設(shè)計(jì)思路 1）本交通燈控制器是一個(gè)已知主、主左、支干道通行時(shí)間的系統(tǒng)，為了滿足主、主左、支干道通行時(shí)間變化要求，我們可設(shè)計(jì)一個(gè)可預(yù)置主、主左、支干道通行時(shí)間的交通控制器。 2）交通燈控制器的電路控制主要包括置數(shù)器模塊、定時(shí)計(jì)數(shù)器模塊、主控制器模塊和譯碼器模塊。置數(shù)器模塊將交通燈的點(diǎn)亮?xí)r間預(yù)置到置數(shù)電路中。計(jì)數(shù)器模塊以秒為單位倒計(jì)時(shí)，當(dāng)計(jì)數(shù)值減為零時(shí)，主控電路改變輸出狀態(tài)，電路進(jìn)入下一個(gè)狀態(tài)的倒計(jì)時(shí)。核心部分是主控制模塊。 3.2 設(shè)計(jì)流程 根據(jù)設(shè)計(jì)要求和系統(tǒng)所具有功能，并參考相關(guān)

12、的文獻(xiàn)資料，經(jīng)可行方案設(shè)計(jì)畫(huà)出如下所示的十字路口交通燈控制器系統(tǒng)框圖，及為設(shè)計(jì)的總體方案，框圖如下圖（2）所示： CLK 交通燈控制及計(jì)時(shí)模塊 掃描顯示模塊 LED顯示 圖（2）交通燈控制器系統(tǒng)框圖 3.3 系統(tǒng)結(jié)構(gòu)圖 3.4 系統(tǒng)程序 控制器電路程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ledcontrol IS PORT( reset,clk,urgen : IN STD_LOGIC;

13、state : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); sub,set1,set2,set3: OUT STD_LOGIC); END ledcontrol; ARCHITECTURE a OF ledcontrol IS SIGNAL count : STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL subtemp: STD_LOGIC; BEGIN sub<=subtemp AND (NOT clk) ; statelabel: PROCESS (reset,clk)

14、BEGIN IF reset='1' THEN count<="0000000"; state<="000"; set2<='1'; ELSIF clk'event AND clk='1' THEN IF urgen='0' THEN count<=count+1;subtemp<='1';ELSE subtemp<='0';END IF; IF count=0 then state<="000";set1<='1';set2<='1';set3<='1'; ELSIF count=35 then state<="001";se

15、t1<='1'; ELSIF count=40 THEN state<="010";set1<='1';set2<='1'; ELSIF count=60 THEN state<="011";set2<='1'; ELSIF count=65 THEN state<="100";set2<='1';set3<='1'; elsif count=90 THEN state<="101";set3<='1'; ELSIF count=95 THEN count<="0000000"; ELSE set1<='0'; set2<='0';set3<='0';END IF;

16、 END IF; END PROCESS statelabel; END a; 輸出顯示電路程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ledshow IS PORT( clk,urgen : IN STD_LOGIC; state : IN STD_LOGIC_VECTOR(2 DOWNTO 0); sub,set1,set2,set3: IN STD_LOGIC; eg1,ey1,er1,edg2

17、,edy2,edr2,ng1,ny1,nr1: OUT STD_LOGIC; led1,led2 : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END ledshow; ARCHITECTURE a OF ledshow IS SIGNAL count1,count2,count3: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL setstate1,setstate2,setstate3: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL etg1,ety1,etr1,edirr1,ed

18、irg1,ediry1,norg2,nory2,norr2: STD_LOGIC; BEGIN led1<="00000000" WHEN urgen='1' AND clk='0' ELSE count1 WHEN state="000" ELSE count1 WHEN state="001" ELSE count2 WHEN state="010" ELSE count2 WHEN state="011" ELSE count2 WHEN state="100" ELSE count1; led2<="00000000" WHEN

19、urgen='1' AND clk='0' ELSE count3 WHEN state="000" ELSE count3 WHEN state="001" ELSE count3 WHEN state="010" ELSE count3 WHEN state="011" ELSE count3 WHEN state="100" ELSE count3 WHEN state="101" ELSE count3; etg1<='1' WHEN state="000" AND urgen='0' ELSE '0'; ety1<='1' WHE

20、N state="001" AND urgen='0' ELSE '0'; etr1<='1' WHEN state="010" or urgen='1' OR state="011" OR state="100" OR state="101" OR state="110" OR state="111" ELSE '0'; edirg1<='1' WHEN state="010" and urgen='0' ELSE '0'; ediry1<='1' WHEN state="011" and urgen='0' ELSE '0'; edirr1<='1' WHEN state="0

21、00" OR urgen='1' OR state="001" OR state="100" OR state="101" OR state="110" OR state="111" ELSE '0'; norg2<='1' WHEN state="100" AND urgen='0' ELSE '0'; nory2<='1' WHEN state="101" and urgen='0' ELSE '0'; norr2<='1' WHEN state="000" OR state="001" OR state="010" OR state="011" OR state="110" OR

22、 state="111" OR urgen='1' ELSE '0'; setstate1<="00110101" WHEN state="000" ELSE "00000101" WHEN state="001" ELSE "00110000"WHEN state="101" ELSE "00100000" ; setstate2<="00010101" WHEN state="000" ELSE "00100000" WHEN state="010" ELSE "00000101" WHEN state="01

23、1" ELSE "00110000" WHEN state="100" ELSE "00000000" ; setstate3<="01100101" WHEN state="000" ELSE "00100101" WHEN state="100" ELSE "00000101" WHEN state="101" ELSE "01100101" ; label3: PROCESS (sub) BEGIN IF sub'event AND sub='1' THEN IF set3='1' THEN

24、count3<=setstate3; elsif count3(3 downto 0)="0000" then count3<=count3-7; ELSE count3<=count3-1; END IF; ng1<=norg2; ny1<=nory2; nr1<=norr2; END IF; END PROCESS label3; label2: PROCESS (sub) BEGIN IF sub'event AND sub='1' THEN IF set2='1' THEN count2<=setstate2;

25、elsif count2(3 downto 0)="0000" then count2<=count2-7; ELSE count2<=count2-1; END IF; edg2<=edirg1; edy2<=ediry1; edr2<=edirr1; END IF; END PROCESS label2; label1: PROCESS (sub) BEGIN IF sub'event AND sub='1' THEN IF set1='1' THEN count1<=setstate1; elsif count1(3

26、downto 0)="0000" then count1<=count1-7; ELSE count1<=count1-1; END IF; eg1<=etg1; er1<=etr1; ey1<=ety1; END IF; END PROCESS label1; END a; 3.5 仿真與調(diào)試 系統(tǒng)總體仿真圖如圖（3）所示： 圖（3）系統(tǒng)總體仿真圖 復(fù)位電路仿真圖： 圖（4）復(fù)位仿真圖 系統(tǒng)硬件管腳分配圖如下： 圖（5）管腳分配圖 第四章 心得體會(huì) 參考文獻(xiàn) 【1】孫加存《 電子設(shè)計(jì)自動(dòng)化 》西安電子科技大學(xué)出版社 2008 【2】譚會(huì)生等主編，《EDA技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社，2001 【2】江國(guó)強(qiáng)《 EDA技術(shù)與應(yīng)用 》北京電子工業(yè)出版社 2003 【3】焦素敏 《 EDA應(yīng)用技術(shù) 》北京清華大學(xué)出版社 2005 15