計(jì)算機(jī)組成原理白中英本科生試題庫(kù)整理附答案.doc
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一、選擇題 1從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（B）計(jì)算機(jī)。 A 并行 B 馮諾依曼 C 智能 D 串行 2某機(jī)字長(zhǎng)32位，其中1位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（A）。 A -(231-1) B -(230-1) C -(231+1) D -(230+1) 3以下有關(guān)運(yùn)算器的描述，（C ）是正確的。 A 只做加法運(yùn)算 B 只做算術(shù)運(yùn)算 C 算術(shù)運(yùn)算與邏輯運(yùn)算 D 只做邏輯運(yùn)算 4 EEPROM是指（D ） A 讀寫存儲(chǔ)器 B 只讀存儲(chǔ)器 C 閃速存儲(chǔ)器 D 電擦除可編程只讀存儲(chǔ)器 5常用的虛擬存儲(chǔ)系統(tǒng)由（B ）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。 A cache-主存 B 主存-輔存 C cache-輔存 D 通用寄存器-cache 6 RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D ） A 棧頂和次棧頂 B 兩個(gè)主存單元 C 一個(gè)主存單元和一個(gè)通用寄存器 D 兩個(gè)通用寄存器 7當(dāng)前的CPU由（B ）組成。 A 控制器 B 控制器、運(yùn)算器、cache C 運(yùn)算器、主存 D 控制器、ALU、主存 8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是（A ）。 A 具備同等水平 B 不具備同等水平 C 小于前者 D 大于前者 9在集中式總線仲裁中，（A ）方式響應(yīng)時(shí)間最快。 A 獨(dú)立請(qǐng)求 B 計(jì)數(shù)器定時(shí)查詢 C 菊花鏈 D 分布式仲裁 10 CPU中跟蹤指令后繼地址的寄存器是（C ）。 A 地址寄存器 B 指令計(jì)數(shù)器 C 程序計(jì)數(shù)器 D 指令寄存器 11從信息流的傳輸速度來(lái)看，（A ）系統(tǒng)工作效率最低。 A 單總線 B 雙總線 C 三總線 D 多總線 12單級(jí)中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（C ）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。 A 中斷允許 B 中斷請(qǐng)求 C 中斷屏蔽 D DMA請(qǐng)求 13下面操作中應(yīng)該由特權(quán)指令完成的是（B ）。 A 設(shè)置定時(shí)器的初值 B 從用戶模式切換到管理員模式 C 開(kāi)定時(shí)器中斷 D 關(guān)中斷 14馮諾依曼機(jī)工作的基本方式的特點(diǎn)是（B ）。 A 多指令流單數(shù)據(jù)流 B 按地址訪問(wèn)并順序執(zhí)行指令 C 堆棧操作 D 存貯器按內(nèi)容選擇地址 15在機(jī)器數(shù)（B ）中，零的表示形式是唯一的。 A 原碼 B 補(bǔ)碼 C 移碼 D 反碼 16在定點(diǎn)二進(jìn)制運(yùn)算器中，減法運(yùn)算一般通過(guò)（D ）來(lái)實(shí)現(xiàn)。 A 原碼運(yùn)算的二進(jìn)制減法器 B 補(bǔ)碼運(yùn)算的二進(jìn)制減法器 C 原碼運(yùn)算的十進(jìn)制加法器 D 補(bǔ)碼運(yùn)算的二進(jìn)制加法器 17某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為256MB，若按單字編址，它的尋址范圍是（D ）。 A 0—64MB B 0—32MB C 0—32M D 0—64M 18主存貯器和CPU之間增加cache的目的是（A ）。 A 解決CPU和主存之間的速度匹配問(wèn)題 B 擴(kuò)大主存貯器容量 C 擴(kuò)大CPU中通用寄存器的數(shù)量 D 既擴(kuò)大主存貯器容量，又?jǐn)U大CPU中通用寄存器的數(shù)量 19單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)外，另一個(gè)常需采用（C ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址方式 20同步控制是（C ）。 A 只適用于CPU控制的方式 B 只適用于外圍設(shè)備控制的方式 C 由統(tǒng)一時(shí)序信號(hào)控制的方式 D 所有指令執(zhí)行時(shí)間都相同的方式 21描述PCI總線中基本概念不正確的句子是（CD ）。 A PCI總線是一個(gè)與處理器無(wú)關(guān)的高速外圍設(shè)備 B PCI總線的基本傳輸機(jī)制是猝發(fā)式傳送 C PCI設(shè)備一定是主設(shè)備 D 系統(tǒng)中只允許有一條PCI總線 22 CRT的分辨率為10241024像素，像素的顏色數(shù)為256，則刷新存儲(chǔ)器的容量為（B ） A 512KB B 1MB C 256KB D 2MB 23為了便于實(shí)現(xiàn)多級(jí)中斷，保存現(xiàn)場(chǎng)信息最有效的辦法是采用（B ）。 A 通用寄存器 B 堆棧 C 存儲(chǔ)器 D 外存 24特權(quán)指令是由（C ）執(zhí)行的機(jī)器指令。 A 中斷程序 B 用戶程序 C 操作系統(tǒng)核心程序 D I/O程序 25虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（B ）問(wèn)題。 A 速度 B 擴(kuò)大存儲(chǔ)容量 C 成本 D 前三者兼顧 26引入多道程序的目的在于（A ）。 A 充分利用CPU，減少等待CPU時(shí)間 B 提高實(shí)時(shí)響應(yīng)速度 C 有利于代碼共享，減少主輔存信息交換量 D 充分利用存儲(chǔ)器 27下列數(shù)中最小的數(shù)是（C ） A （101001）2 B （52）8 C （101001）BCD D （233）16 28某DRAM芯片，其存儲(chǔ)容量為5128位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（D ）。 A 8，512 B 512，8 C 18，8 D 19，8 29在下面描述的匯編語(yǔ)言基本概念中，不正確的表述是（D ）。 A 對(duì)程序員的訓(xùn)練要求來(lái)說(shuō)，需要硬件知識(shí) B 匯編語(yǔ)言對(duì)機(jī)器的依賴性高 C 用匯編語(yǔ)言編寫程序的難度比高級(jí)語(yǔ)言小 D 匯編語(yǔ)言編寫的程序執(zhí)行速度比高級(jí)語(yǔ)言慢 30交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器，它用（A ）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作。 A 流水 B 資源重復(fù) C 順序 D 資源共享 31寄存器間接尋址方式中，操作數(shù)在（B ）。 A 通用寄存器 B 主存單元 C 程序計(jì)數(shù)器 D 堆棧 32機(jī)器指令與微指令之間的關(guān)系是（A ）。 A 用若干條微指令實(shí)現(xiàn)一條機(jī)器指令 B 用若干條機(jī)器指令實(shí)現(xiàn)一條微指令 C 用一條微指令實(shí)現(xiàn)一條機(jī)器指令 D 用一條機(jī)器指令實(shí)現(xiàn)一條微指令 33描述多媒體CPU基本概念中，不正確的是（CD ）。 A 多媒體CPU是帶有MMX技術(shù)的處理器 B MMX是一種多媒體擴(kuò)展結(jié)構(gòu) C MMX指令集是一種多指令流多數(shù)據(jù)流的并行處理指令 D 多媒體CPU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機(jī)器 34在集中式總線仲裁中，（A ）方式對(duì)電路故障最敏感。 A 菊花鏈 B 獨(dú)立請(qǐng)求 C 計(jì)數(shù)器定時(shí)查詢 D 35流水線中造成控制相關(guān)的原因是執(zhí)行（A ）指令而引起。 A 條件轉(zhuǎn)移 B 訪內(nèi) C 算邏 D 無(wú)條件轉(zhuǎn)移 36 PCI總線是一個(gè)高帶寬且與處理器無(wú)關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（B ）。 A 采用同步定時(shí)協(xié)議 B 采用分布式仲裁策略 C 具有自動(dòng)配置能力 D 適合于低成本的小系統(tǒng) 37下面陳述中，不屬于外圍設(shè)備三個(gè)基本組成部分的是（D ）。 A 存儲(chǔ)介質(zhì) B 驅(qū)動(dòng)裝置 C 控制電路 D 計(jì)數(shù)器 38中斷處理過(guò)程中，（B ）項(xiàng)是由硬件完成。 A 關(guān)中斷 B 開(kāi)中斷 C 保存CPU現(xiàn)場(chǎng) D 恢復(fù)CPU現(xiàn)場(chǎng) 39 IEEE1394是一種高速串行I/O標(biāo)準(zhǔn)接口。以下選項(xiàng)中，（D ）項(xiàng)不屬于IEEE1394的協(xié)議集。 A 業(yè)務(wù)層 B 鏈路層 C 物理層 D 串行總線管理 40運(yùn)算器的核心功能部件是（B ）。 A 數(shù)據(jù)總線 B ALU C 狀態(tài)條件寄存器 D 通用寄存器 41某單片機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB。若按字編址，它的尋址范圍是（A ）。 A 1M B 4MB C 4M D 1MB 42某SRAM芯片，其容量為1M8位，除電源和接地端外，控制端有E和R/W#，該芯片的管腳引出線數(shù)目是（D ）。 A 20 B 28 C 30 D 32 43雙端口存儲(chǔ)器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎茫― ）。 A 高速芯片 B 新型器件 C 流水技術(shù) D 兩套相互獨(dú)立的讀寫電路 44單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)以外，另一個(gè)數(shù)常需采用（C ）。 A 堆棧尋址方式 B 立即尋址方式 C 隱含尋址方式 D 間接尋址方式 45為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（C ）。 A 用程序計(jì)數(shù)器PC來(lái)產(chǎn)生后繼微指令地址 B 用微程序計(jì)數(shù)器PC來(lái)產(chǎn)生后繼微指令地址 C 通過(guò)微指令順序控制字段由設(shè)計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地址 D 通過(guò)指令中指定一個(gè)專門字段來(lái)控制產(chǎn)生后繼微指令地址 二、填空題 1 字符信息是符號(hào)數(shù)據(jù)，屬于處理（非數(shù)值 ）領(lǐng)域的問(wèn)題，國(guó)際上采用的字符系統(tǒng)是七單位的（ASCII）碼。P23 2 按IEEE754標(biāo)準(zhǔn)，一個(gè)32位浮點(diǎn)數(shù)由符號(hào)位S（1位）、階碼E（8位）、尾數(shù)M（23位）三個(gè)域組成。其中階碼E的值等于指數(shù)的真值（e ）加上一個(gè)固定的偏移值（127 ）。P17 3 雙端口存儲(chǔ)器和多模塊交叉存儲(chǔ)器屬于并行存儲(chǔ)器結(jié)構(gòu)，其中前者采用（空間 ）并行技術(shù)，后者采用（時(shí)間 ）并行技術(shù)。P86 4 衡量總線性能的重要指標(biāo)是（總線帶寬 ），它定義為總線本身所能達(dá)到的最高傳輸速率，單位是兆字節(jié)每秒（MB/s ）。P186 5 在計(jì)算機(jī)術(shù)語(yǔ)中，將ALU控制器和（ cache ）存儲(chǔ)器合在一起稱為（ CPU ）。P139 6 數(shù)的真值變成機(jī)器碼可采用原碼表示法，反碼表示法，（補(bǔ)碼 ）表示法，（移碼 ）表示法。P19 - P21 7 廣泛使用的（SRAM ）和（DRAM ）都是半導(dǎo)體隨機(jī)讀寫存儲(chǔ)器。前者的速度比后者快，但集成度不如后者高。P66 8 反映主存速度指標(biāo)的三個(gè)術(shù)語(yǔ)是存取時(shí)間、（存儲(chǔ)周期）和（存儲(chǔ)器帶寬）。P66 9 形成指令地址的方法稱為指令尋址，通常是（順序）尋址，遇到轉(zhuǎn)移指令時(shí)（跳躍）尋址。P123 10 CPU從（主存中）取出一條指令并執(zhí)行這條指令的時(shí)間和稱為（指令周期）。 11 定點(diǎn)32位字長(zhǎng)的字，采用2的補(bǔ)碼形式表示時(shí)，一個(gè)字所能表示的整數(shù)范圍是（-2的31次方到2的31次方減1 ）。P20 12 IEEE754標(biāo)準(zhǔn)規(guī)定的64位浮點(diǎn)數(shù)格式中，符號(hào)位為1位，階碼為11位，尾數(shù)為52位，則它能表示的最大規(guī)格化正數(shù)為（+［1+（1-）］）。P18 ？？？？ 13浮點(diǎn)加、減法運(yùn)算的步驟是（ 0 操作處理 ）、（ 比較階碼大小并完成對(duì)階 ）、（尾數(shù)進(jìn)行加或減運(yùn)算 ）、（結(jié)果規(guī)格化并進(jìn)行舍入處理 ）、（ 溢出處理 ）。P52 14某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為64MB，若按字編址，它的存儲(chǔ)系統(tǒng)的地址線至少需要（ 14）條。KB=2048KB(尋址范圍)=20482 15一個(gè)組相聯(lián)映射的Cache，有128塊，每組4塊，主存共有16384塊，每塊64個(gè)字，則主存地址共（ 20 ）位，其中主存字塊標(biāo)記應(yīng)為（8 ）位，組地址應(yīng)為（6 ）位，Cache地址共（7 ）位。=16384字 2= 2= 2=128 16 CPU存取出一條指令并執(zhí)行該指令的時(shí)間叫（指令周期 ），它通常包含若干個(gè)（ CPU周期 ），而后者又包含若干個(gè)（ 時(shí)鐘周期 ）。P131 17計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)從下至上可分為五級(jí)，即微程序設(shè)計(jì)級(jí)（或邏輯電路級(jí)）、一般機(jī)器級(jí)、操作系統(tǒng)級(jí)、（匯編語(yǔ)言）級(jí)、（高級(jí)語(yǔ)言）級(jí)。P13 18十進(jìn)制數(shù)在計(jì)算機(jī)內(nèi)有兩種表示形式：（字符串）形式和（壓縮的十進(jìn)制數(shù)串）形式。前者主要用在非數(shù)值計(jì)算的應(yīng)用領(lǐng)域，后者用于直接完成十進(jìn)制數(shù)的算術(shù)運(yùn)算。P19 19一個(gè)定點(diǎn)數(shù)由符號(hào)位和數(shù)值域兩部分組成。按小數(shù)點(diǎn)位置不同，定點(diǎn)數(shù)有（純小數(shù) ）和（純整數(shù) ）兩種表示方法。P16 20對(duì)存儲(chǔ)器的要求是容量大、速度快、成本低，為了解決這三方面的矛盾，計(jì)算機(jī)采用多級(jí)存儲(chǔ)體系結(jié)構(gòu)，即（高速緩沖存儲(chǔ)器 ）、（主存儲(chǔ)器 ）、（外存儲(chǔ)器 ）。P66 21高級(jí)的DRAM芯片增強(qiáng)了基本DRAM的功能，存取周期縮短至20ns以下。舉出三種高級(jí)DRAM芯片，它們是（FPM-DRAM ）、（CDRAM ）、（SDRAM）。P75 22一個(gè)較完善的指令系統(tǒng)，應(yīng)當(dāng)有（數(shù)據(jù)處理）、（數(shù)據(jù)存儲(chǔ) ）、（數(shù)據(jù)傳送 ）、（程序控制 ）四大類指令。P119 23機(jī)器指令對(duì)四種類型的數(shù)據(jù)進(jìn)行操作。這四種數(shù)據(jù)類型包括（地址 ）型數(shù)據(jù)、（數(shù)值 ）型數(shù)據(jù)、（字符 ）型數(shù)據(jù)、（邏輯 ）型數(shù)據(jù)。P110 24 CPU中保存當(dāng)前正在執(zhí)行的指令的寄存器是（指令寄存器 ），指示下一條指令地址的寄存器是（程序寄存器 ），保存算術(shù)邏輯運(yùn)算結(jié)果的寄存器是（數(shù)據(jù)緩沖寄沖器 ）和（狀態(tài)字寄存器 ）。P129 25 數(shù)的真值變成機(jī)器碼時(shí)有四種表示方法，即（原碼 ）表示法，（補(bǔ)碼 ）表示法，（移碼 ）表示法，（反碼 ）表示法。P19 - P21 26主存儲(chǔ)器的技術(shù)指標(biāo)有（存儲(chǔ)容量 ），（存取時(shí)間 ），（存儲(chǔ)周期 ），（存儲(chǔ)器帶寬 ）。P67 27 cache和主存構(gòu)成了（內(nèi)存儲(chǔ)器 ），全由（CPU ）來(lái)實(shí)現(xiàn)。P66 31接使用西文鍵盤輸入漢字，進(jìn)行處理，并顯示打印漢字，要解決漢字的（輸入編碼 ）、（漢字內(nèi)碼 ）和（字模碼 ）三種不同用途的編碼。P24 三、簡(jiǎn)答題 1 假設(shè)主存容量16M32位，Cache容量64K32位，主存與Cache之間以每塊432位大小傳送數(shù)據(jù)，請(qǐng)確定直接映射方式的有關(guān)參數(shù)，并畫出內(nèi)存地址格式。 解：64條指令需占用操作碼字段（OP）6位，源寄存器和目標(biāo)寄存器各4位，尋址模式（X）2位，形式地址（D）16位，其指令格式如下： 31 26 25 22 21 18 17 16 15 0 OP 目標(biāo) 源 X D 尋址模式定義如下： X= 0 0 寄存器尋址 操作數(shù)由源寄存器號(hào)和目標(biāo)寄存器號(hào)指定 X= 0 1 直接尋址 有效地址 E= (D) X= 1 0 變址尋址 有效地址 E= (Rx)＋D X= 1 1 相對(duì)尋址 有效地址 E=（PC）＋D 其中Rx為變址寄存器（10位），PC為程序計(jì)數(shù)器（20位），位移量D可正可負(fù)。該指令格式可以實(shí)現(xiàn)RR型，RS型尋址功能。 2 指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，從時(shí)空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。 解：計(jì)算機(jī)可以從時(shí)間和空間兩方面來(lái)區(qū)分指令和數(shù)據(jù)，在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫入的數(shù)據(jù)也是來(lái)自于運(yùn)算器。 4 用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬大于順序存儲(chǔ)器帶寬。 證明：假設(shè) （1）存儲(chǔ)器模塊字長(zhǎng)等于數(shù)據(jù)總線寬度 （2）模塊存取一個(gè)字的存儲(chǔ)周期等于T. （3）總線傳送周期為τ （4）交叉存儲(chǔ)器的交叉模塊數(shù)為m. 交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存儲(chǔ)，即每通過(guò)τ時(shí)間延遲后啟動(dòng)下一?？?，應(yīng)滿足 T = mτ, (1) 交叉存儲(chǔ)器要求其?？鞌?shù)>=m,以保證啟動(dòng)某?？旌蠼?jīng)過(guò)mτ時(shí)間后再次啟動(dòng)該?？鞎r(shí)，它的上次存取操作已經(jīng)完成。這樣連續(xù)讀取m個(gè)字所需要時(shí)間為 t1 = T + (m – 1)τ = mг + mτ –τ = (2m – 1) τ (2) 故交叉存儲(chǔ)器帶寬為W1 = 1/t1 = 1/(2m-1)τ (3) 而順序方式存儲(chǔ)器連續(xù)讀取m個(gè)字所需時(shí)間為 t2 = mT = m2τ (4) 存儲(chǔ)器帶寬為W2 = 1/t2 = 1/m2τ (5) 比較(3)和(2)式可知，交叉存儲(chǔ)器帶寬> 順序存儲(chǔ)器帶寬。 10 列表比較CISC處理機(jī)和RISC處理機(jī)的特點(diǎn)。 比較內(nèi)容 CISC RISC 指令系統(tǒng) 復(fù)雜、龐大 簡(jiǎn)單、精簡(jiǎn) 指令數(shù)目 一般大于200 一般小于100 指令格式 一般大于4 一般小于4 尋址方式 一般大于4 一般小于4 指令字長(zhǎng) 不固定 等長(zhǎng) 可訪存指令 不加限定 只有LOAD/STORE指令 各種指令使用頻率 相差很大 相差不大 各種指令執(zhí)行時(shí)間 相差很大 絕大多數(shù)在一個(gè)周期內(nèi)完成 優(yōu)化編譯實(shí)現(xiàn) 很難 較容易 程序源代碼長(zhǎng)度 較短 較長(zhǎng) 控制器實(shí)現(xiàn)方式 絕大多數(shù)為微程序控制 絕大部分為硬布線控制 軟件系統(tǒng)開(kāi)發(fā)時(shí)間 較短 較長(zhǎng) 11 設(shè)存儲(chǔ)器容量為128M字，字長(zhǎng)64位，模塊數(shù)m=8，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期 τ=50ns。問(wèn)順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？ 15 PCI總線中三種橋的名稱是什么？簡(jiǎn)述其功能。 解：PCI總線有三種橋，即HOST / PCI橋（簡(jiǎn)稱HOST橋），PCI / PCI橋，PCI / LAGACY橋。在PCI總線體系結(jié)構(gòu)中，橋起著重要作用： （1） 它連接兩條總線，使總線間相互通信。 （2） 橋是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)備都能看到同樣的一份地址表。 （3） 利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。 17 畫圖說(shuō)明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。P13-14 5級(jí) 高級(jí)語(yǔ)言級(jí) 編譯程序 4級(jí) 匯編語(yǔ)言級(jí) 匯編程序 3級(jí) 操作系統(tǒng)級(jí) 操作系統(tǒng) 2級(jí) 一般機(jī)器級(jí) 微程序 1級(jí) 微程序設(shè)計(jì)級(jí) 直接由硬件執(zhí)行 18 CPU中有哪幾類主要寄存器？用一句話回答其功能。 解：A，數(shù)據(jù)緩沖寄存器（DR）；B，指令寄存器（IR）；C，程序計(jì)算器PC；D，數(shù)據(jù)地址寄存器(AR)；通用寄存器（R0~R3）；F，狀態(tài)字寄存器（PSW） 24 簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問(wèn)速度？ ①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲(chǔ)器，③采用多模交叉存儲(chǔ)器 25 求證：[-y]補(bǔ)=-[y]補(bǔ) (mod 2n+1) 證明：因?yàn)閇x-y]補(bǔ)=[x]補(bǔ)-[y]補(bǔ)=[x]補(bǔ)+[-y]補(bǔ) 又因?yàn)閇x+y]補(bǔ)= [x]補(bǔ)+[y]補(bǔ)（mod 2 n+1） 所以[y]補(bǔ)=[x+y]補(bǔ)-[x]補(bǔ) 又[x-y]補(bǔ)=[x+(-y)]補(bǔ)=[x]補(bǔ)+[-y]補(bǔ) 所以[-y]補(bǔ)=[x-y]補(bǔ)-[x]補(bǔ) [y]補(bǔ)+[-y]補(bǔ)= [x+y]補(bǔ)+[x-y]補(bǔ)-[x]補(bǔ)-[x]補(bǔ)=0 故[-y]補(bǔ)=-[y]補(bǔ) (mod 2n+1) 29 設(shè)由S，E，M三個(gè)域組成的一個(gè)32位二進(jìn)制字所表示的非零規(guī)格化數(shù)x，真值表示為 x＝(-1)s(1.M)2E-127 問(wèn)：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？ 解：（１）最大正數(shù) （２）最小正數(shù) 0 11 111 111 111 111 111 111 111 111 111 11 0 00 000 000 000 000 000 000 000 000 000 00 X=1.02-128 X = [1+(1-2-23)]2127 （４）最大負(fù)數(shù) １ 00 000 000 000 000 000 000 000 000 000 00 X=-1.02-128 （３）最小負(fù)數(shù) １ 111 111 11 111 111 111 111 111 111 111 11 X== -[1+(1-2-23)]2127 30 畫出單級(jí)中斷處理過(guò)程流程圖（含指令周期）。 35 寫出下表尋址方式中操作數(shù)有效地址E的算法。 序號(hào) 尋址方式名稱 有效地址E 說(shuō)明 1 立即 A 操作數(shù)在指令中 2 寄存器 Ri 操作數(shù)在某通用寄存器Ri中 3 直接 D D為偏移量 4 寄存器間接 (Ri) (Ri)為主存地址指示器 5 基址 (B) B為基址寄存器 6 基址＋偏移量 (B) + D 7 比例變址＋偏移量 (I) *S+ D I為變址寄存器，S比例因子 8 基址＋變址＋偏移量 (B) + (I) +D 9 基址＋比例變址＋偏移量 (B)+(I)*S+D 10 相對(duì) （PC）+D PC為程序計(jì)數(shù)器 40 為什么在計(jì)算機(jī)系統(tǒng)中引入DMA方式來(lái)交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期間，CPU處于何種狀態(tài)？P253 、254 為了減輕cpu對(duì)I/O操作的控制，使得cpu的效率有了提高。 可能遇到兩種情況：一種是此時(shí)CPU不需要訪內(nèi)，如CPU正在執(zhí)行乘法命令；另一種情況是，I/O設(shè)備訪內(nèi)優(yōu)先，因?yàn)镮/O訪內(nèi)有時(shí)間要求，前一個(gè)I/O數(shù)據(jù)必須在下一個(gè)訪內(nèi)請(qǐng)求到來(lái)之前存取完畢。 41 何謂指令周期？CPU周期？時(shí)鐘周期？它們之間是什么關(guān)系？ 指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時(shí)間。 CPU周期又稱機(jī)器周期，CPU訪問(wèn)一次內(nèi)存所花的時(shí)間較長(zhǎng)，因此用從內(nèi)存讀取一條指令字的最短時(shí)間來(lái)定義。一個(gè)指令周期常由若干CPU周期構(gòu)成 時(shí)鐘周期是由CPU時(shí)鐘定義的定長(zhǎng)時(shí)間間隔，是CPU工作的最小時(shí)間單位，也稱節(jié)拍脈沖或T周期 47 比較cache與虛存的相同點(diǎn)和不同點(diǎn)。 相同點(diǎn)：（1）出發(fā)點(diǎn)相同；都是為了提高存儲(chǔ)系統(tǒng)的性能價(jià)格比而構(gòu)造的分層存儲(chǔ)體系。（2）原理相同；都是利用了程序運(yùn)行時(shí)的局部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器. 不同點(diǎn)：（1）側(cè)重點(diǎn)不同；cache主要解決主存和CPU的速度差異問(wèn)題；虛存主要是解決存儲(chǔ)容量問(wèn)題。（2）數(shù)據(jù)通路不同；CPU與cache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無(wú)直接通路。（3）透明性不同；cache對(duì)系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只對(duì)應(yīng)用程序員透明。（4）未命名時(shí)的損失不同；主存未命中時(shí)系統(tǒng)的性能損失要遠(yuǎn)大于cache未命中時(shí)的損失。 48 設(shè)[N]補(bǔ)=anan-1…a1a0，其中an是符號(hào)位。 證明： 當(dāng)N≥0，an=0, 真值N=[N]補(bǔ)= an-1…a1a0= ②當(dāng)N＜0，an =1，[N]補(bǔ)=1 an-1…a1a0 依補(bǔ)碼的定義, 真值 N= [N]補(bǔ)－2^(n+1)= anan-1…a1a0—2^(n+1)= 綜合以上結(jié)果有 3 設(shè)x=-18，y=+26，數(shù)據(jù)用補(bǔ)碼表示，用帶求補(bǔ)器的陣列乘法器求出乘積xy，并用十進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。 解：符號(hào)位單獨(dú)考慮：X為正符號(hào)用二進(jìn)制表示為 0 ，Y為負(fù)值符號(hào)用 1 表示。 【X】補(bǔ) = 101110 【Y】補(bǔ) = 011010 兩者做乘法 1 0 0 1 0 x 1 1 0 1 0 ----------- 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 ---------------- 1 1 1 0 1 0 1 0 0 結(jié)果化為10進(jìn)制就是468 符號(hào)位進(jìn)行異或操作 0異或1得 1 所以二進(jìn)制結(jié)果為 1 1 1 1 0 1 0 1 0 0 化為十進(jìn)制就是 -468 十進(jìn)制檢驗(yàn)： -18 x26= -468 5 圖1所示的系統(tǒng)中，A、B、C、D四個(gè)設(shè)備構(gòu)成單級(jí)中斷結(jié)構(gòu)，它要求CPU在執(zhí)行完當(dāng)前指令時(shí)轉(zhuǎn)向?qū)χ袛嗾?qǐng)求進(jìn)行服務(wù)?，F(xiàn)假設(shè)： ?、?TDC為查詢鏈中每個(gè)設(shè)備的延遲時(shí)間； ?、?TA、TB、TC、TD分別為設(shè)備A、B、C、D的服務(wù)程序所需的執(zhí)行時(shí)間； ?、?TS、TR分別為保存現(xiàn)場(chǎng)和恢復(fù)現(xiàn)場(chǎng)所需的時(shí)間； ?、?主存工作周期為TM； ⑤ 中斷批準(zhǔn)機(jī)構(gòu)在確認(rèn)一個(gè)新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。 試問(wèn)：在確保請(qǐng)求服務(wù)的四個(gè)設(shè)備都不會(huì)丟失信息的條件下，中斷飽和的最小時(shí)間是多少？中斷極限頻率是多少？ 解：假設(shè)主存工作周期為TM，執(zhí)行一條指令的時(shí)間也設(shè)為TM 。則中斷處理過(guò)程和各時(shí)間段如圖B17.3所示。當(dāng)三個(gè)設(shè)備同時(shí)發(fā)出中斷請(qǐng)求時(shí)，依次處理設(shè)備A、B、C的時(shí)間如下： tA = 2TM +3TDC + TS + TA + TR （下標(biāo)分別為A,M,DC,S,A,R） tB = 2TM +2TDC + TS + TB+ TR (下標(biāo)分別為B,M,DC,S,B,R） tC = 2TM + TDC + TS + TC + TR （下標(biāo)分別為C,M,DC,S,C,R） 達(dá)到中斷飽和的時(shí)間為： T = tA + tB + tC 中斷極限頻率為：f = 1 / T 6 某計(jì)算機(jī)有圖2所示的功能部件，其中M為主存，指令和數(shù)據(jù)均存放在其中，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R0～R3為通用寄存器，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自動(dòng)加1功能），C、D為暫存寄存器，ALU為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。 (1)將所有功能部件連接起來(lái)，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。 (2)畫出“ADD R1，（R2）”指令周期流程圖。該指令的含義是將R1中的數(shù)與（R2）指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。 (3)若另外增加一個(gè)指令存貯器，修改數(shù)據(jù)通路，畫出⑵的指令周期流程圖。 解：（1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路： 移位器 移位器 D C PC aIR R3 R2 R1 R0 MAR M MDR ALU -+1 （2）此指令為RS型指令，一個(gè)操作數(shù)在R1中，另一個(gè)操作數(shù)在R2為地址的內(nèi)存單元中，相加結(jié)果放在R1中。 （R2）→MAR M→MDR→D （C）+（D）→R1 （PC）→ MAR M→MDR→IR，（PC）+ 1 （R1）→C 譯碼 送當(dāng)前指令地址到MAR 取當(dāng)前指令到IR，PC+1，為取下條指令做好準(zhǔn)備 ① 取R1操作數(shù)→C暫存器。 ②R2中的內(nèi)容是內(nèi)存地址 ③從內(nèi)存取出數(shù)→D暫存器 ④暫存器C和D中的數(shù)相加后送R1 7 參見(jiàn)圖1，這是一個(gè)二維中斷系統(tǒng)，請(qǐng)問(wèn)： ① 在中斷情況下，CPU和設(shè)備的優(yōu)先級(jí)如何考慮？請(qǐng)按降序排列各設(shè)備的中斷優(yōu)先級(jí)。 ② 若CPU現(xiàn)執(zhí)行設(shè)備C的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)是什么？如果CPU執(zhí)行設(shè)備H的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)又是什么？ ?、?每一級(jí)的IM能否對(duì)某個(gè)優(yōu)先級(jí)的個(gè)別設(shè)備單獨(dú)進(jìn)行屏蔽？如果不能，采取什么方法可達(dá)到目的？ ④ 若設(shè)備C一提出中斷請(qǐng)求，CPU立即進(jìn)行響應(yīng)，如何調(diào)整才能滿足此要求？ 解： (1)在中斷情況下，CPU的優(yōu)先級(jí)最低。 各設(shè)備優(yōu)先級(jí)次序是:A-B-C-D-E-F-G-H-I-CPU (2)執(zhí)行設(shè)備B的中斷服務(wù)程序時(shí)IM0IM1IM2=111；執(zhí)行設(shè)備D的中斷服務(wù)程序時(shí)IM0IM1IM2=011。 (3)每一級(jí)的IM標(biāo)志不能對(duì)某優(yōu)先級(jí)的個(gè)別設(shè)備進(jìn)行單獨(dú)屏蔽。可將接口中的BI（中斷允許）標(biāo)志清“0”，它禁止設(shè)備發(fā)出中斷請(qǐng)求。 (4)要使C的中斷請(qǐng)求及時(shí)得到響應(yīng)，可將C從第二級(jí)取出，單獨(dú)放在第三級(jí)上，使第三級(jí)的優(yōu)先級(jí)最高，即令I(lǐng)M3=0即可 。 8 已知x=-001111，y=+011001,求： ① [x]補(bǔ)，[-x]補(bǔ)，[y]補(bǔ)，[-y]補(bǔ)； ② x+y,x-y,判斷加減運(yùn)算是否溢出。 解： [x]原=100111 [x]補(bǔ)=1110001 [-x]補(bǔ)=0001111 [y]原=0011001 [y]補(bǔ)=0011001 [-y]補(bǔ)=1100111 0 8 X+y=0001010 x-y=1011000 13 機(jī)器字長(zhǎng)32位，常規(guī)設(shè)計(jì)的物理存儲(chǔ)空間≤32M，若將物理存儲(chǔ)空間擴(kuò)展到256M，請(qǐng)?zhí)岢鲆环N設(shè)計(jì)方案。 解：用多體交叉存取方案，即將主存分成8個(gè)相互獨(dú)立、容量相同的模塊M0，M1，M2…，M7，每個(gè)模塊32M32位。它們各自具備一套地址寄存器、數(shù)據(jù)緩沖器，各自以等同的方式與CPU傳遞信息，其組成如圖 12 有兩個(gè)浮點(diǎn)數(shù)N1=2j1S1,N2=2j2S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號(hào)位）。設(shè)j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運(yùn)算步驟及結(jié)果。 解： (1)浮點(diǎn)乘法規(guī)則： N1 N2 =（ 2j1 S1） （2j2 S2） = 2（j1+j2） （S1S2） (2)碼求和： j1 + j2 = 0 (3)尾數(shù)相乘： 被乘數(shù)S1 =0.1001，令乘數(shù)S2 = 0.1011，尾數(shù)絕對(duì)值相乘得積的絕對(duì)值，積的符號(hào)位 = 0⊕0 = 0。按無(wú)符號(hào)陣乘法器運(yùn)算得：N1 N2 = 200.01100011 （4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位） N1 N2 = （+ 0.01100011）2 = （+0.1100）22（-01）2 9 圖2所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自增功能），M為主存（受R/W#信號(hào)控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，線上標(biāo)注有小圈表示有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)，R1o為寄存器R1的輸出控制信號(hào)，未標(biāo)字符的線為直通線，不受控制。 ?、?“ADD R2,R0”指令完成(R0)+(R2)→R0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入PC中。并在流程圖每一個(gè)CPU周期右邊列出相應(yīng)的微操作控制信號(hào)序列。 ?、?若將（取指周期）縮短為一個(gè)CPU周期，請(qǐng)先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。 解：（1）“ADDR2，R0”指令是一條加法指令，參與運(yùn)算的兩個(gè)數(shù)放在寄存器R2和R0中，指令周期流程圖包括取指令階段和執(zhí)行指令階段兩部分（為簡(jiǎn)單起見(jiàn)，省去了“→”號(hào)左邊各寄存器代碼上應(yīng)加的括號(hào)）。根據(jù)給定的數(shù)據(jù)通路圖，“ADDR2，R0”指令的詳細(xì)指令周期流程圖下如圖a所示，圖的右邊部分標(biāo)注了每一個(gè)機(jī)器周期中用到的微操作控制信號(hào)序列。（2）SUB減法指令周期流程圖見(jiàn)下圖b所示。 14 某機(jī)的指令格式如下所示 X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對(duì)尋址 設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進(jìn)制數(shù)），請(qǐng)確定下列指令中的有效地址： ①4420H ②2244H ③1322H ④3521H 解: 1）X=00 , D=20H ,有效地址E=20H 2) X=10 , D=44H ,有效地址E=1122H+44H=1166H 3) X=11 , D=22H ,有效地址E=1234H+22H=1256H 4) X=01 , D=21H ,有效地址E=0037H+21H=0058H 5）X=11 , D=23H ,有效地址 E=1234H+23H=1257H 15 圖1為某機(jī)運(yùn)算器框圖，BUS1～BUS3為3條總線，期于信號(hào)如a、h、LDR0～LDR3、S0～S3等均為電位或脈沖控制信號(hào)。 ?、?分析圖中哪些是相容微操作信號(hào)？哪些是相斥微操作信號(hào)？ ?、?采用微程序控制方式，請(qǐng)?jiān)O(shè)計(jì)微指令格式，并列出各控制字段的編碼表。 解：1）相容微操作信號(hào)LRSN 相斥微操作信號(hào) a,b,c,d 2）當(dāng)24個(gè)控制信號(hào)全部用微指令產(chǎn)生時(shí)，可采用字段譯碼法進(jìn)行編碼控制，采用的微指令格式如下（其中目地操作數(shù)字段與打入信號(hào)段可結(jié)合并公用，后者加上節(jié)拍脈沖控制即可）。 3位 3位 5位 4位 3位 2位 X 目的操作數(shù) 源操作數(shù) 運(yùn)算操作 移動(dòng)操作 直接控制 判別 下址字段 編碼表如下： 目的操作數(shù)字段 源操作數(shù)字段 運(yùn)算操作字段 移位門字段 直接控制字段 001 a, LDR0 010 b, LDR1 011 c, LDR2 100 d, LDR3 001 e 010 f 011 g 100 h MS0S1S2S3 L, R, S, N i, j, +1 19 CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儲(chǔ)周期為40ns，主存存儲(chǔ)周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問(wèn)時(shí)間。P94例6 20 某機(jī)器單字長(zhǎng)指令為32位，共有40條指令，通用寄存器有128個(gè)，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對(duì)尋址六種。請(qǐng)?jiān)O(shè)計(jì)指令格式，并做必要說(shuō)明。 21 一條機(jī)器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（EX）、寫回（WB）四個(gè)過(guò)程段，每個(gè)過(guò)程段1個(gè)時(shí)鐘周期T完成。 先段定機(jī)器指令采用以下三種方式執(zhí)行：①非流水線（順序）方式，②標(biāo)量流水線方式，③超標(biāo)量流水線方式。 請(qǐng)畫出三種方式的時(shí)空?qǐng)D，證明流水計(jì)算機(jī)比非流水計(jì)算機(jī)具有更高的吞吐率。P163 22 CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲(chǔ)器，I-cache為指令存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號(hào)均為微操作控制信號(hào)（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。 機(jī)器指令“STO R1,(R2)”實(shí)現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。 請(qǐng)畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期含T1～T4四個(gè)時(shí)鐘信號(hào)，寄存器打入信號(hào)必須注明時(shí)鐘序號(hào)） 27 某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問(wèn)時(shí)間為15ns；如果被訪問(wèn)的單元在主存中但不在cache中，需要用60ns的時(shí)間將其裝入cache，然后再進(jìn)行訪問(wèn)；如果被訪問(wèn)的單元不在主存中，則需要10ms的時(shí)間將其從磁盤中讀入主存，然后再裝入cache中并開(kāi)始訪問(wèn)。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問(wèn)一個(gè)字的平均時(shí)間。 解：ta=90%tc+10%*60%(tm+tc)+10%*40%（tk+tm+tc）(m表示未命中時(shí)的主存訪問(wèn)時(shí)間；c表示命中時(shí)的cache訪問(wèn)時(shí)間；k表示訪問(wèn)外存時(shí)間) 28 圖1所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自增功能），DM為數(shù)據(jù)存儲(chǔ)器（受信號(hào)控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，線上標(biāo)注有小圈表示有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)，R1o為寄存器R1的輸出控制信號(hào)，未標(biāo)字符的線為直通線，不受控制。旁路器可視為三態(tài)門傳送通路。 ① “SUB R3，R0”指令完成的功能操作，畫出其指令周期流程圖，并列出相應(yīng)的微操作控制信號(hào)序列，假設(shè)該指令的地址已放入PC中。 ② 若將“取指周期”縮短為一個(gè)CPU周期，請(qǐng)?jiān)趫D上先畫出改進(jìn)的數(shù)據(jù)通路，然后在畫出指令周期流程圖。此時(shí)SUB指令的指令周期是幾個(gè)CPU周期?與第①種情況相比，減法指令速度提高幾倍？ PC→AR M→DR R2 →Y DR→IR R0 →X R0+ R2→R0 取指 執(zhí)行 PCo,G R/W=1 R2o,G DRo,G R0o,G +，G 解：ADD指令是加法指令，參與運(yùn)算的二數(shù)放在R0和R2中，相加結(jié)果放在R0中。指令周期流程圖圖A3.3包括取指令階段和執(zhí)行指令階段兩部分。每一方框表示一個(gè)CPU周期。其中框內(nèi)表示數(shù)據(jù)傳送路徑，框外列出微操作控制信號(hào)。，流程圖見(jiàn)左 31 某加法器進(jìn)位鏈小組信號(hào)為C4C3C2C1，低位來(lái)的進(jìn)位信號(hào)為C0，請(qǐng)分別按下述兩種方式寫出C4C3C2C1的邏輯表達(dá)式： ?、?串行進(jìn)位方式 ?、?并行進(jìn)位方式 解 ： （1）串行進(jìn)位方式：C1 = G1 + P1 C0 其中： G1 = A1 B1 ，P1 = A1⊕B1 C2 = G2 + P2 C1 G2 = A2 B2 ，P2 = A2⊕B2 C3 = G3 + P3 C2 G3 = A3 B3 , P3 = A3⊕B3 C4 = G4 + P4 C3 G4 = A4 B4 , P4 = A4⊕B4 (2) 并行進(jìn)位方式：C1 = G1 + P1 C0 C2 = G2 + P2 G1 + P2 P1 C0 C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 C0 C4 = G4 + P4 G3 + P4 P3 G2 + P4P3 P2 G1 + P4 P3 P2 P1 C0 其中 G1—G4 ，P1—P4 表達(dá)式與串行進(jìn)位方式相同。 36 設(shè)兩個(gè)浮點(diǎn)數(shù)N1=2j1S1,N2=2j2S2，其中階碼3位（移碼），尾數(shù)4位，數(shù)符1位。設(shè)： j1=(-10)2,S1=(+0.1001)2 j2=(+10)2,S2=(+0.1011)2 求：N1N2，寫出運(yùn)算步驟及結(jié)果，積的尾數(shù)占4位，按原碼陣列乘法器計(jì)算步驟求尾數(shù)之積。 解：因?yàn)閄+Y=2Ex（Sx+Sy） （Ex=Ey），所以求X+Y要經(jīng)過(guò)對(duì)階、尾數(shù)求和及規(guī)格化等步驟。 （1） 對(duì)階： △J=Ex－EY=（-10）2－（+10）2=（-100）2 所以Ex下載提示(請(qǐng)認(rèn)真閱讀)
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