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第2章 第2章 第一節(jié)組合邏輯分析第二節(jié)組合邏輯設計第三節(jié)組合邏輯電路的等價變換第四節(jié)數(shù)據(jù)選擇器與分配器第五節(jié)譯碼器和編碼器第六節(jié)數(shù)據(jù)比較器和加法器第七節(jié)奇偶校驗器 組合邏輯 組合邏輯分析 第一節(jié)組合邏輯分析 電路任意時刻的輸出狀態(tài)只取決于該時刻的輸入狀態(tài) 而與該時刻前的電路輸入狀態(tài)無關 如何確定組合邏輯完成的邏輯功能 組合邏輯不含有記憶器件 邏輯表達式 真值表 最簡式 描述功能 組合電路 組合邏輯分析例題1 分析如下電路 列寫布爾表達式法 組合邏輯分析例題2 分析如下電路 當ABC為何值時F 1 代數(shù)化簡 F 組合邏輯分析例題2 卡諾圖化簡 當ABC取值為1 2 3 4 5時輸出F 1 列寫真值表法 復習 寫出下列電路所對應的邏輯函數(shù) 組合邏輯分析例題3 分析如下電路的邏輯功能 A B 功能 一位比較器 Z1表示AB 0100 1001 0010 組合邏輯分析例題4 10205299 P50例3 3 分析如下電路的功能 列出真值表 四選一選擇器 組合邏輯分析例題4 10205299 P50例3 3 分析如下電路的功能 列出真值表 四選一選擇器 組合邏輯分析例題5 分析如下電路的功能 檢測1的個數(shù)的奇偶判別電路 組合邏輯分析例題6 密碼鎖電路 只有按照規(guī)定的順序打開或閉合A B C D才能使電磁鐵得電開鎖 否則報警器就會報警 試分析開鎖方法 技能實訓 P76 A B C 1 D 0 組合邏輯設計 第二節(jié)組合邏輯設計 真值表 卡諾圖 表達式 簡化的表達式 設計要求 邏輯圖 消除冒險 代數(shù)法化簡 圖形法化簡 一個邏輯函數(shù)可以用不同形式的邏輯電路來實現(xiàn) 器件數(shù)最少 器件品種最少 器件間的連線最少 不同電路實現(xiàn) 與非 電路 或與 電路 或非 電路 與或非 電路 異或 電路 不同電路實現(xiàn) 與非門 非或門 或非門 非與門 與非 門實現(xiàn) 實現(xiàn)與門 實現(xiàn)非門 實現(xiàn)或門 與非 門實現(xiàn) 與非 門實現(xiàn) 方法 對F兩次求反 F AB BC AC 當反函數(shù)較簡單時用 或非 門實現(xiàn) 或非 門實現(xiàn) 方法 對F兩次求對偶 求對偶并化簡為最簡 與或 表達式 對F 求 與非 與非 表達式 對F 再求對偶 與或非 門實現(xiàn) 與或非 門實現(xiàn) 方法 0 0 0 74LS08與門tpLH 4 5tpHL 5 74LS02或非門tpLH 10tpHL 10 74LS50與或非門tpLH 6 8tpHL 6 2 P42例12 或非門具有較短的延遲時間 組合邏輯設計例題1 設計一個燃油鍋爐自動報警器 要求燃油噴嘴在開啟狀態(tài)下 如鍋爐水溫或壓力過高發(fā)出報警信號 用與非門實現(xiàn) 解 1 進行邏輯規(guī)定 噴嘴開關 鍋爐水溫 壓力分別用A B C表示 報警信號作為輸出變量 用F表示 噴嘴開 1 關 0 鍋爐水溫 壓力高 1 低 0 報警 1 正常 0 2 列真值表 0 0 0 0 0 1 1 1 3 化簡 組合邏輯設計例題2 設計一個半加器 半加器是能實現(xiàn)兩個一位二進制數(shù)相加 并且能向高位進位的邏輯電路 與非 門實現(xiàn) 輸入只有原變量無反變量 組合邏輯設計例題2 從表達式中消掉非變量 組合邏輯設計例題3 某工廠有A B C三個車間 各需電力10kw 由廠變電所的X Y兩臺變壓器供電 其中X變壓器的功率為13kw Y變壓器的功率為25kw 為合理供電 需設計一個送電控制電路 控制電路的輸出接繼電器線圈 送電時線圈通電 不送電時線圈不通電 線圈動作電壓12V 用與非門和異或門 設 車間工作用1表示 不工作用0表示 送電用1表示 不送電用0表示 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 組合邏輯設計例題3 1 1 1 1 1 1 1 1 組合邏輯設計例題3 所需集成電路芯片 74LS00 74LS10 74LS86 四2輸入與非門 三3輸入與非門 四2輸入異或門 74LS00 74LS86 74LS10 是否可以減少芯片的種類呢 組合邏輯設計例題3 1 1 1 1 去掉74LS10三輸入與非門芯片 74LS00 74LS86 組合邏輯設計例題4 某組合邏輯電路的輸入A B C和輸出F的波形如圖所示 列出該電路的真值表 寫出邏輯函數(shù)表達式 并用最少的與非門實現(xiàn) 0 1 0 0 0 1 1 1 AB 00A型CD 00A型01B型01B型10AB型10AB型11O型11O型 設計一個血型配比指示器 解 用AB表示供血者代碼 CD表示受血者代碼 代碼設定如下 P57習題18 G 0 2 5 6 10 12 13 14 15 G表示綠燈 R表示紅燈 特殊問題的邏輯設計 原則 利用任意項來簡化邏輯表達式 實現(xiàn)最佳設計 任意項 輸入變量的某些取值組合根本不存在 如存在也不影響輸出的最小項 設輸入既有原變量又有反變量 用或非門設計實現(xiàn)下面函數(shù)的組合電路 無關項例題 一熱水器如圖所示 圖中虛線表示水位 A B C電極被水浸沒時有信號輸出 水面在A B間時為正常狀態(tài) 綠燈G亮 水面在B C間或A以上時為異常狀態(tài) 黃燈Y亮 水面在C以下時為危險狀態(tài) 紅燈R亮 試設計實現(xiàn)該邏輯功能的電路 解 1 邏輯規(guī)定 1 0 0 0 0 1 0 1 電極被水浸沒 1 燈亮 1 2 真值表 3 化簡 R卡諾圖 Y卡諾圖 0 0 1 0 1 G卡諾圖 無關項例題 1 交作業(yè)2 本周作業(yè)P5710 13 16 17 18 19 作業(yè) 查閱74LS253和74LS42的數(shù)據(jù)手冊 寫出功能表 提問 問題 1 組合邏輯電路的設計步驟是什么 2 如何理解設計過程中的最簡 6 密碼鎖思考題的答案 3 與或 表達式變?yōu)?與非 與非 及 與或 表達式變?yōu)?或非 或非 表達式的方法 4 設計二位乘二位二進制乘法器 5 無關項參與設計的目的是什么 BC先閉合 B C A 1 D 0時G 0 H 0 競爭冒險現(xiàn)象 由于競爭而引起電路輸出發(fā)生瞬間錯誤的現(xiàn)象 在組合電路中 信號經(jīng)由不同的途徑達到某一匯合點的時間有先有后的現(xiàn)象 輸出端出現(xiàn)原設計中沒有的窄脈沖 常稱其為毛刺 理論上恒為1 競爭冒險判斷 代數(shù)法 兩個互補輸入信號同時向相反狀態(tài)變化的情況下 競爭冒險 10211491 競爭冒險判斷 卡諾圖法 函數(shù)卡諾圖上為簡化作的圈相切 且相切處又無其他圈包含 A C具有競爭力 C具有險象 B C具有競爭力 B C具有險象 競爭冒險消除 a 修改邏輯設計消除邏輯冒險 b 加選通脈沖消除邏輯冒險 冒險出現(xiàn)在什么時侯 冒險出現(xiàn)在變量發(fā)生變化的時刻 選通脈沖 c 吸收法消除邏輯冒險 輸出加電容C消除毛刺 利用多余項的方法 數(shù)據(jù)選擇器 多路開關或多路轉(zhuǎn)換器 數(shù)據(jù)選擇器 K 雙四選一多路選擇器 第五節(jié)數(shù)據(jù)選擇器與分配器 數(shù)據(jù)選擇器 數(shù)據(jù)選擇器74LS153內(nèi)部結構 WEB演示 數(shù)據(jù)選擇器 數(shù)據(jù)選擇器 八選一74LS151 P44圖2 20波形圖 數(shù)據(jù)選擇器 用四選一選擇器實現(xiàn)函數(shù) 10211491 數(shù)據(jù)選擇器應用 邏輯函數(shù)對照法 展開 合并 對照 函數(shù)發(fā)生器 數(shù)據(jù)選擇器應用 展開 合并 對照 用八選一數(shù)據(jù)選擇器實現(xiàn) 數(shù)據(jù)選擇器應用例題 寫出如圖所示8選1數(shù)據(jù)選擇器實現(xiàn)的邏輯函數(shù)的最小項表達式 數(shù)據(jù)選擇器的級聯(lián) 用一片74LS153如何連接實現(xiàn)八選一 數(shù)據(jù)選擇器的例題 EWB演示 74LS253構成分時多路轉(zhuǎn)換 用4路選擇器74LS253構成分時多路并 串轉(zhuǎn)換電路 數(shù)據(jù)選擇器應用 P5710題 思考 用8選1數(shù)據(jù)選擇器實現(xiàn) 提問 3 用一片數(shù)據(jù)選擇器74LS151 8選1 設計一個邏輯電路 輸入為4位二進制數(shù) 當輸入數(shù)據(jù)能被2或5整除時輸出為1 否則輸出為0 問題 學習輔導及習題詳解 11371812 P95 2 用多路數(shù)據(jù)選擇器可以方便的實現(xiàn) 輸出邏輯函數(shù) 單 提問 4 電路中的輸入信號DCBA是8421BCD碼 試分析輸出L實現(xiàn)的邏輯功能 W 1 1 1 1 1 0 0 0 0 0 0000011111 功能 四舍五入電路 提問 5 用兩種方法實現(xiàn)函數(shù) 方法1 邏輯門實現(xiàn) 方法2 數(shù)據(jù)選擇器實現(xiàn) 化簡 用4選1數(shù)據(jù)選擇器 數(shù)據(jù)分配器 數(shù)據(jù)分配器 WEB演示74LS155數(shù)據(jù)傳輸 譯碼器 常用的譯碼電路 二進制譯碼器 二 十譯碼器 數(shù)字顯示譯碼器 2 4譯碼器 3 8譯碼器 4 16譯碼器 74LS139 74LS154 74LS138 使能端的作用 使得ABC輸入端穩(wěn)定后再送到輸出端 用于邏輯功能擴展 第六節(jié)譯碼器與編碼器 多輸入多輸出的組合邏輯部件 對具有特定含義的輸入代碼進行 翻譯 將其轉(zhuǎn)換成相應的輸出信號 譯碼器功能表 特點 譯碼器的輸出均對應一個輸入最小項的非 74LS138譯碼器功能表 138譯碼器例題 通過74LS138選擇外圍設備 寫出每個設備的單字節(jié)地址 11 E1H E5H A7A6A5A4A3A2A1A0 11100101 1 0 0 001 138譯碼器例題 設X Z均為三位二進制數(shù) X為輸入Z為輸出 要求二者之間有下述關系 當3 X 6時 Z X 1 當X 3時 Z 0 當X 6時 Z 3 用138構成此邏輯 解 列真值表 138譯碼器的選擇輸入端CBA對應X2X1X0 138譯碼器的輸出Y0 Y7與Z2Z1Z0的對應關系 138譯碼器例題 P5713題 解題指南 P2815題 題解指南 P2916題 138譯碼器 X3 01 工作 2 不工作 X3 11 不工作 2 工作 用兩片138組成4 16譯碼器 數(shù)字顯示譯碼器 74LS42 二 十進制七段碼顯示 abcdefg abcdg bcfg A3A2A1A0 1001輸出高電平有哪幾段 查資料 共陰極 EWB演示 74LS42 74LS48 74LS48數(shù)據(jù)手冊 74LS48功能表 EWB演示 74LS48 試燈信號輸入 雙重功能端子 滅零信號輸入 作用 不顯示小數(shù)點前的零 0七段全亮 為輸出端子的條件 編碼器 將某種代碼或電位信號轉(zhuǎn)換成二進制碼輸出的電路 問題 同時為低編碼混亂 注意 此電路任意時刻只允許一個輸入信號為有效信號 輸出對這個輸入信號編碼 I6 110 普通編碼器電路 74LS148真值表 具有優(yōu)先級的編碼器 P49真值表 實質(zhì) 允許多個有效信號輸入 輸出只對優(yōu)先級別高的信號編碼 74LS148 輸出為3位二進制反碼 1 0 輸入輸出信號0有效 0 1 1 EWB演示 編碼器 000 001 010 011 100 101 110 111 作業(yè) 1 設計一個多功能電路 功能表見表1 分別采用邏輯門實現(xiàn) 8選1數(shù)據(jù)選擇器實現(xiàn) 4 16譯碼器實現(xiàn) 表1 并采用三種方法實現(xiàn) 3 用并行加法器74LS283設計一個四位二進制減法器 提示 負數(shù)用補碼表示 4 P981 2 提問 d 2 用譯碼器實現(xiàn)函數(shù) 問題 3 密碼鎖思考題的答案 BC先閉合 B C A 1 D 0時G 0 H 0 74LS148 第一片有輸入信號時 A15 A8至少有一個為0 要求輸出代碼是0000 0111中的一個 在第一片無輸入信號而第二片工作時 要求輸出代碼是l000 1111中的一個 兩片74LS148組成16位編碼器 16位編碼器 WEB 74LS147演示P49例15 P48圖2 27是原碼輸出 數(shù)據(jù)比較器 實際值A 恒定B值 降溫 實際值A 恒定B值 保持 實際值A 恒定B值 升溫 74LS85四位比較器 P51表2 11 級聯(lián)輸入端用于擴展 比較思路 從高位到低位逐級比 高位相等需比較低位確定兩數(shù)大小 第七節(jié)數(shù)據(jù)比較器與加法器 數(shù)據(jù)比較器真值表 4位比較器74LS85功能表 74LS85 兩片74LS85構成8位數(shù)據(jù)比較器 74LS85舉例 試用數(shù)值比較器構成用8421BCD碼表示的一位十進制數(shù)的四舍五入電路 解 設8421BCD的輸入為A3A2AlA0 當其小于或等于4 即0l00 時電路輸出F為0 否則輸出F為1 加法器 實現(xiàn)兩個一位二講制數(shù)相加的同時 再加上低位來的進位的邏輯電路 兩個一位二進制數(shù)相加 并且能向高位進位的邏輯電路 0 1 1 0 1 0 0 1 0 0 0 1 0 1 1 1 串行加法器 多個全加器FA串行連接 A 3948H B C769H A 0011100101001000B B 1100011101101001B 問題 最終和的輸出要等待進位的逐級上傳 10110001 100000000 P5712題 多個全加器FA串行連接 與門延遲時間 15ns 或門延遲時間 12ns 異或門延遲時間 13ns 一級的進位時間 12 15 13 40 ns 化簡 FA 非門延遲時間 15ns 與或非門延遲時間 6ns 異或門延遲時間 20ns 16位數(shù)據(jù)求和的時間 15 6 15 20 335 ns 題 給定三種門 計算16位串行進位加法器的最長進位時間 16位數(shù)據(jù)進位的時間 16 6 15 336 ns 一級的進位時間 6 15 21 ns 74LS283 74LS283 即將字長n位分為若干組 組內(nèi)采用超前進位 組間采用串行進位 試用四位加法器實現(xiàn)8421BCD碼至余3BCD碼的轉(zhuǎn)換 查閱數(shù)據(jù)手冊 74LS283例題 試用四位全加器74283實現(xiàn)一位BCD加法器 解題關鍵 進行修正 運算結果 9 不修正 結果 0 運算結果 9 結果 6 修正電路是一個判9電路 當和數(shù)大于9時 8421BCD碼產(chǎn)生進位 而四位二進制數(shù)不產(chǎn)生進位 0111 0101 1100 12 10 0110 10010 74LS283例題 試用四位全加器74283實現(xiàn)一位BCD加法器 解題關鍵 進行修正 運算結果 9 不修正 結果 0 運算結果 9 結果 6 修正電路是一個判9電路 運算結果 9的最小項 修正函數(shù) 四位二進制運算結果產(chǎn)生進位也一定是 9 當和數(shù)大于9時 8421BCD碼產(chǎn)生進位 而四位二進制數(shù)不產(chǎn)生進位 例如 8 9 17 74LS283例題 結果 9加0110 結果 9加0000 演示W(wǎng)EB BCD加法 奇偶校驗器 全部輸入 1 的個數(shù)為偶時 1 全部輸入 1 的個數(shù)為奇時 1 奇校驗 加上校驗位使得1的個數(shù)為奇 偶校驗 加上校驗位使得1的個數(shù)為偶 奇偶校驗只能發(fā)現(xiàn)一位錯 101011100 0 1010011100 10101010 11101010 1 1 1010011000 奇校驗 偶 奇校驗 74LS280 數(shù)字通信中 二進制信息傳輸可能出現(xiàn)錯誤 檢測錯誤的一種簡單方法 奇偶校驗碼 發(fā)生錯誤 第八節(jié)奇偶校驗器 查閱數(shù)據(jù)手冊 奇偶校驗器 發(fā)送端FEV 0 0正確 1錯誤 偶 1 奇 奇 0 奇 發(fā)送端 接收端 發(fā)送97H 10010111 發(fā)送側I端接地 發(fā)送側的FEV與接收側的I端連接 在接收端只觀測FEV 當FEV 0時接收數(shù)據(jù)正確 發(fā)送55H 01010101 I 0 發(fā)送端FEV 1 EWB演示 奇偶校驗 例 利用74LS280發(fā)送 接收數(shù)據(jù) 第2章掌握內(nèi)容 1 組合邏輯電路定義 2 組合邏輯電路的分析步驟 3 組合邏輯電路的設計步驟 5 競爭冒險現(xiàn)象的定義 6 競爭冒險現(xiàn)象的判斷與消除 7 數(shù)據(jù)選擇與分配器 8 譯碼器與編碼器 9 數(shù)據(jù)比較器 10 半加器 全加器 11 奇偶校驗器 4 組合邏輯電路設計的優(yōu)化 與門延遲時間 15ns 或門延遲時間 12ns 異或門延遲時間 13ns 一級的進位時間 12 15 27 ns 16位數(shù)據(jù)求和的時間 15 27 13 418 ns 前一個電路16位數(shù)據(jù)求和的時間 15 40 13 613 ns 先行進位加法器 當AiBi 1 Gi 1 Ci 1 本位進位 傳遞進位 當Ai Bi Pi 1 Ci 1將低位向本位的進位傳送到高位 結論 最低位的進位可以超前送到最高位及各位上 問題 進位傳遞時間的節(jié)省是以邏輯電路的復雜為代價的 位數(shù)的增加 門的扇入和扇出也會增大 分析進位 提問 全減器 1 試用一片74LS138和兩個四輸入與非門組成一個全減器 0 1 1 0 1 0 0 1 0 1 1 1 0 0 0 1 低位借位 解 1 列真值表 2 列寫本位差和借位邏輯表達式 3 與138的輸出函數(shù)比較 問題 全減器 思考 用74LS138設計全加器 數(shù)字電子技術基礎解題指南 P129例3 20 多輸出例題 設A B C為保密鎖的三個按鍵 當A單獨按下時鎖既不打開也不報警 只有當A B C或者A B或者A C分別同時按下時 鎖才能被打開 當不符合上述組合狀態(tài)時 將發(fā)出報警信息 試用與非門設計此電路 解 1 邏輯規(guī)定 0 0 0 0 0 1 1 1 0 1 1 1 0 0 0 0 鍵按下 1 鎖開 F 1 報警 G 1 2 真值表 3 化簡 F卡諾圖 G卡諾圖 沒有公共項 組合邏輯分析測驗 分析如下電路 當ABC為何值時F 1 測驗 參見 習題 P2710題 測驗 138譯碼器的CBA輸入對應邏輯函數(shù)中的ABC 138譯碼器的輸出Y0 Y7與F1F0的對應關系 特點 譯碼器的輸出均對應一個最小項的非 提問 2 學習輔導及習題詳解 P97例3 3 16 問題 3 學習輔導及習題詳解 P100例3 3 19 提問 問題 1 組合邏輯電路的設計步驟是什么 2 如何理解設計過程中的最簡 6 密碼鎖思考題的答案 3 與或 表達式變?yōu)?與非 與非 及 與或 表達式變?yōu)?或非 或非 表達式的方法 4 設計二位乘二位二進制乘法器 5 指出圖中四根線哪些為輸入哪些為輸出 A B C 1 D 0時G 0 H 0