《2010電子設(shè)計(jì)競(jìng)賽培訓(xùn)(第二部分).ppt》由會(huì)員分享，可在線閱讀，更多相關(guān)《2010電子設(shè)計(jì)競(jìng)賽培訓(xùn)(第二部分).ppt（126頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

何賓Tel 13911127536email hebin 版權(quán)所有 禁止未經(jīng)授權(quán)的商業(yè)使用行為 北京中教儀裝備技術(shù)有限公司 設(shè)計(jì)輸入的實(shí)現(xiàn) 設(shè)計(jì)內(nèi)容 隨著EDA技術(shù)的發(fā)展 設(shè)計(jì)輸入多采用混合設(shè)計(jì) 其中包括 1 基于HDL語(yǔ)言的設(shè)計(jì)輸入 2 基于IP核的設(shè)計(jì)輸入 3 基于原理圖的設(shè)計(jì)輸入 4 基于網(wǎng)表的設(shè)計(jì)輸入方法 下面將通過(guò)具體的設(shè)計(jì)案例來(lái)說(shuō)明這幾種設(shè)計(jì)輸入方法 ISE設(shè)計(jì)流程介紹 設(shè)計(jì)流程介紹 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)內(nèi)容 該設(shè)計(jì)案例完成一個(gè)基本組合邏輯電路的設(shè)計(jì) 設(shè)計(jì)內(nèi)容包括 1 工程的建立 2 新文件的生成和代碼的添加 3 設(shè)計(jì)綜合和查看綜合結(jié)果 4 設(shè)計(jì)仿真 5 用戶約束的添加和設(shè)計(jì)實(shí)現(xiàn) 6 布局布線結(jié)果的查看 7 設(shè)計(jì)下載到FPGA芯片8 PROM文件的生成和下載到PROM中 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 1 HDL 頂層設(shè)計(jì)使用HDL語(yǔ)言實(shí)現(xiàn)2 Schematic 頂層設(shè)計(jì)使用原理圖實(shí)現(xiàn)3 EDIF 頂層設(shè)計(jì)使用電子設(shè)計(jì)交換格式 網(wǎng)表 實(shí)現(xiàn) 4 NGC NGD 頂層設(shè)計(jì)使用NGC NGD網(wǎng)表實(shí)現(xiàn) Next 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 在DeviceProperties界面中 選擇合適的 1 產(chǎn)品范圍 productcategory 2 芯片的系列 Family 3 具體的芯片型號(hào) Device 4 封裝類型 Package 5 速度信息 speed 6 綜合工具 SynthesisTool 7 仿真工具 Simulator 8 設(shè)計(jì)語(yǔ)言 PreferredLanguage 左圖是參數(shù)的具體設(shè)置 這里可以新建一個(gè)文件 也可以在工程屬性建立完成后在工程內(nèi)新建 我們選擇Next 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 這里可以添加工程文件 也可以在工程建立后添加 我們選擇Next 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 給出了整個(gè)工程大致屬性 Finish 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 完成后在Sources窗口中顯示工程文件夾以及工程所用芯片 在該窗口中右鍵 可以新建文件 添加已經(jīng)寫好的文件 添加文件并復(fù)制該文件到工程文件夾中 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 該文件的實(shí)體名 新建文件的類型 不同的類型有著不同的功能和意義 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 創(chuàng)建一個(gè)新工程 端口名 端口的類型及位數(shù) Next 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加實(shí)體端口 給出了該文件的概要 Finish 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加實(shí)體端口 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加實(shí)體端口 雙擊gate文件 自動(dòng)生成實(shí)體結(jié)構(gòu) 生成了結(jié)構(gòu)體框架只需加入邏輯語(yǔ)句即可 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 自動(dòng)生成文件結(jié)構(gòu)框架 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加代碼及注釋 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 行為級(jí)綜合可以自動(dòng)將系統(tǒng)直接從行為級(jí)描述綜合為寄存器傳輸級(jí)描述 行為級(jí)綜合的輸入為系統(tǒng)的行為級(jí)描述 輸出為寄存器傳輸級(jí)描述的數(shù)據(jù)通路 行為級(jí)綜合工具可以讓設(shè)計(jì)者從更加接近系統(tǒng)概念模型的角度來(lái)設(shè)計(jì)系統(tǒng) 同時(shí) 行為級(jí)綜合工具能讓設(shè)計(jì)者對(duì)于最終設(shè)計(jì)電路的面積 性能 功耗以及可測(cè)性進(jìn)行很方便地優(yōu)化 行為級(jí)綜合所需要完成的任務(wù)從廣義上來(lái)說(shuō)可以分為分配 調(diào)度以及綁定 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 Xilinx綜合工具在對(duì)設(shè)計(jì)的綜合過(guò)程中 主要執(zhí)行以下三個(gè)步驟 1 語(yǔ)法檢查過(guò)程 檢查設(shè)計(jì)文件語(yǔ)法是否有錯(cuò)誤 2 編譯過(guò)程 翻譯和優(yōu)化HDL代碼 將其轉(zhuǎn)換為綜合工具可以識(shí)別的元件序列 3 映射過(guò)程 將這些可識(shí)別的元件序列轉(zhuǎn)換為可識(shí)別的目標(biāo)技術(shù)的基本元件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 在ISE的主界面的處理子窗口的synthesis的工具可以完成下面的任務(wù) 1 查看綜合報(bào)告 viewSynthesisReport 2 查看RTL原理圖 ViewRTLschematic 3 查看技術(shù)原理圖 ViewTechnologySchematic 4 檢查語(yǔ)法 CheckSyntax 5 產(chǎn)生綜合后仿真模型 GeneratePost SynthesisSimulationModel 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看綜合報(bào)告 鼠標(biāo)雙擊 查看報(bào)告 給出了資源的使用情況 TABLEOFCONTENTS1 SynthesisOptionsSummary2 HDLCompilation3 DesignHierarchyAnalysis4 HDLAnalysis5 HDLSynthesis6 AdvancedHDLSynthesis7 LowLevelSynthesis8 PartitionReport9 FinalReport9 1 Deviceutilizationsummary9 2 PartitionResourceSummary9 3 TIMINGREPORT 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看RTL原理圖符號(hào) 雙擊打開(kāi)RTL編輯器 雙擊該區(qū)域 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看RTL原理圖符號(hào) LUT 看完后關(guān)閉原理圖編輯界面 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看技術(shù)原理圖符號(hào) 雙擊打開(kāi)RTL編輯器 雙擊該區(qū)域 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看技術(shù)原理圖符號(hào) LUT的表示 雙擊打開(kāi)一個(gè)LUT 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看技術(shù)原理圖符號(hào) 內(nèi)部邏輯的符號(hào)描述 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看技術(shù)原理圖符號(hào) 內(nèi)部邏輯的真值表描述 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)綜合 查看技術(shù)原理圖符號(hào) 內(nèi)部邏輯的卡諾圖描述 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 仿真設(shè)計(jì) 測(cè)試平臺(tái)以行為級(jí)描述為主 不使用寄存器傳輸級(jí)的描述形式 測(cè)試向量的生成可以使用兩種方法 1 波形文件 2 HDL語(yǔ)言描述 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 選擇所要仿真的VHDL文件 Next 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 給出該波形文件的相關(guān)屬性 Finish 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 仿真波形的設(shè)置界面 這里顯示的主要是時(shí)鐘方面的設(shè)置 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 增對(duì)該工程設(shè)置方式如圖 波形文件長(zhǎng)度的設(shè)置 Finish 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 切換到行為仿真 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加波形仿真文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)實(shí)現(xiàn) 在ISE中的實(shí)現(xiàn) Implement 過(guò)程 是將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊與硬件原語(yǔ) 將設(shè)計(jì)映射到器件結(jié)構(gòu)上 進(jìn)行布局布線 達(dá)到在選定器件上實(shí)現(xiàn)設(shè)計(jì)的目的 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)過(guò)程主要分為3個(gè)步驟 翻譯 Translate 邏輯網(wǎng)表 映射 Map 到器件單元與布局布線 Place Route 1 翻譯的主要作用是將綜合輸出的邏輯網(wǎng)表翻譯為Xilinx特定器件的底層結(jié)構(gòu)和硬件原語(yǔ) 2 映射的主要作用是將設(shè)計(jì)映射到具體型號(hào)的器件上 3 布局布線的主要作用是調(diào)用Xilinx布局布線器 根據(jù)用戶約束和物理約束 對(duì)設(shè)計(jì)模塊進(jìn)行實(shí)際的布局 并根據(jù)設(shè)計(jì)連接 對(duì)布局后的模塊進(jìn)行布線 產(chǎn)生PLD配置文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 添加管腳約束文件 UCF文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 對(duì)管腳進(jìn)行約束 選中頂層文件在Processes窗口中 雙擊 進(jìn)行對(duì)應(yīng)管腳的約束 保存關(guān)閉 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 對(duì)管腳進(jìn)行約束 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 查看或修改管腳約束文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 展開(kāi)ImplementDesign展開(kāi)Place Route鼠標(biāo)雙擊View EditRoutedDesign FPGAEditor 選項(xiàng) 打開(kāi)布局布線器 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 查看布局布線后的結(jié)果 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 工程實(shí)現(xiàn)及產(chǎn)生位流文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 下載bit文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 下載bit文件 彈出的窗口是為芯片配置bit文件 選擇gate bit 點(diǎn)擊Open 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 下載bit文件 采用默認(rèn)設(shè)置 點(diǎn)擊ok 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 下載bit文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 下載bit文件 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 雙擊此處 GenerateTargetPROM ACEFile 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 出現(xiàn)下面的界面 點(diǎn)擊 OK 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 出現(xiàn)該界面 點(diǎn)擊 NEXT 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 輸入所要生成的PROM的名字 使用XILINX的PROM 點(diǎn)擊 Next 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 使用串行的PROM 點(diǎn)擊 Next 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 下拉菜單選擇xcf04s 點(diǎn)擊 Add 按鈕 點(diǎn)擊 Next 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 點(diǎn)擊 Finish 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 點(diǎn)擊 OK 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 選中生成的Gate bit流文件 點(diǎn)擊 打開(kāi) 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 點(diǎn)擊 No 按鈕 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 點(diǎn)擊該選項(xiàng) 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的生成 生成的 mcs文件存在設(shè)計(jì)工程目錄下 并且退出該窗口 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的燒寫 再次啟動(dòng)Impact燒寫工具 然后按照前面的步驟 找到Mcs文件 再將其燒入到PROM中 基于VHDL語(yǔ)言的ISE設(shè)計(jì)流程 Prom文件的燒寫 基于IP核的ISE設(shè)計(jì)流程 IP核概念介紹 IP IntelligentProperty 核是具有知識(shí)產(chǎn)權(quán)核的集成電路芯核總稱 是經(jīng)過(guò)反復(fù)驗(yàn)證過(guò)的 具有特定功能的宏模塊 與芯片制造工藝無(wú)關(guān) 可以移植到不同的半導(dǎo)體工藝中 到了SOC階段 IP核設(shè)計(jì)已成為ASIC電路設(shè)計(jì)公司和FPGA提供商的重要任務(wù) 也是其實(shí)力體現(xiàn) 對(duì)于FPGA開(kāi)發(fā)軟件 其提供的IP核越豐富 用戶的設(shè)計(jì)就越方便 其市場(chǎng)占用率就越高 目前 IP核已經(jīng)變成系統(tǒng)設(shè)計(jì)的基本單元 并作為獨(dú)立設(shè)計(jì)成果被交換 轉(zhuǎn)讓和銷售 基于IP核的ISE設(shè)計(jì)流程 IP核概念介紹 從IP核的提供方式上 通常將其分為軟核 硬核和固核這3類 從完成IP核所花費(fèi)的成本來(lái)講 硬核代價(jià)最大 從使用靈活性來(lái)講 軟核的可復(fù)用使用性最高 基于IP核的ISE設(shè)計(jì)流程 IP核概念介紹 軟核 軟核在EDA設(shè)計(jì)領(lǐng)域指的是綜合之前的寄存器傳輸級(jí) RTL 模型 具體在FPGA設(shè)計(jì)中指的是對(duì)電路的硬件語(yǔ)言描述 包括邏輯描述 網(wǎng)表和幫助文檔等 軟核只經(jīng)過(guò)功能仿真 需要經(jīng)過(guò)綜合以及布局布線才能使用 其優(yōu)點(diǎn)是靈活性高 可移植性強(qiáng) 允許用戶自配置 缺點(diǎn)是對(duì)模塊的預(yù)測(cè)性較低 在后續(xù)設(shè)計(jì)中存在發(fā)生錯(cuò)誤的可能性 有一定的設(shè)計(jì)風(fēng)險(xiǎn) 軟核是IP核應(yīng)用最廣泛的形式 基于IP核的ISE設(shè)計(jì)流程 IP核概念介紹 固核 固核在EDA設(shè)計(jì)領(lǐng)域指的是帶有平面規(guī)劃信息的網(wǎng)表 具體在FPGA設(shè)計(jì)中可以看做帶有布局規(guī)劃的軟核 通常以RTL代碼和對(duì)應(yīng)具體工藝網(wǎng)表的混合形式提供 將RTL描述結(jié)合具體標(biāo)準(zhǔn)單元庫(kù)進(jìn)行綜合優(yōu)化設(shè)計(jì) 形成門級(jí)網(wǎng)表 再通過(guò)布局布線工具即可使用 和軟核相比 固核的設(shè)計(jì)靈活性稍差 但在可靠性上有較大提高 目前 固核也是IP核的主流形式之一 基于IP核的ISE設(shè)計(jì)流程 IP核概念介紹 硬核 硬核在EDA設(shè)計(jì)領(lǐng)域指經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)版圖 具體在FPGA設(shè)計(jì)中指布局和工藝固定 經(jīng)過(guò)前端和后端驗(yàn)證的設(shè)計(jì) 設(shè)計(jì)人員不能對(duì)其修改 不能修改的原因有兩個(gè) 1 首先是系統(tǒng)設(shè)計(jì)對(duì)各個(gè)模塊的時(shí)序要求很嚴(yán)格 不允許打亂已有的物理版圖 2 其次是保護(hù)知識(shí)產(chǎn)權(quán)的要求 不允許設(shè)計(jì)人員對(duì)其有任何改動(dòng) IP硬核的不許修改特點(diǎn)使其復(fù)用有一定的困難 因此只能用于某些特定應(yīng)用 使用范圍較窄 基于IP核的ISE設(shè)計(jì)流程 IP核概念介紹 最長(zhǎng)見(jiàn)到的情況就是IP核的廠商從RTL級(jí)開(kāi)始對(duì)IP進(jìn)行人工的優(yōu)化 EDA的設(shè)計(jì)用戶可以通過(guò)下面的幾種途徑購(gòu)買和使用IP模塊 1 IP模塊的RTL代碼 2 未布局布線的網(wǎng)表級(jí)IP核 3 布局布線后的網(wǎng)表級(jí)IP核 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)內(nèi)容 該設(shè)計(jì)案例完成一個(gè)基于IP核乘法器的設(shè)計(jì) 設(shè)計(jì)內(nèi)容包括 1 工程的建立 2 IP核的配置和生成3 頂層文件的建立和例化代碼的添加 4 設(shè)計(jì)綜合和查看綜合結(jié)果 5 設(shè)計(jì)仿真 基于IP核的ISE設(shè)計(jì)流程 創(chuàng)建工程 打開(kāi)ISE軟件 主界面下選擇File NewProject 1 基于IP核的ISE設(shè)計(jì)流程 創(chuàng)建工程 按下面的參數(shù)配置 點(diǎn)擊 Next 按鈕 2 基于IP核的ISE設(shè)計(jì)流程 創(chuàng)建工程 點(diǎn)擊 Next 按鈕 3 基于IP核的ISE設(shè)計(jì)流程 創(chuàng)建工程 點(diǎn)擊 Next 按鈕 4 基于IP核的ISE設(shè)計(jì)流程 創(chuàng)建工程 點(diǎn)擊 Finish 按鈕 5 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 主菜單下選擇Project NewSource 1 2 在該界面下輸入文件名 點(diǎn)擊 Next 按鈕 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 展開(kāi)MathFunctions 然后展開(kāi)Multipliers 選擇Multiplierv10 0 然后點(diǎn)擊 Next 按鈕 3 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 點(diǎn)擊 Finish 按鈕 4 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 按右圖進(jìn)行參數(shù)設(shè)置 點(diǎn)擊 Next 按鈕 5 參數(shù)設(shè)置為無(wú)符號(hào)的8位 點(diǎn)擊可查看IP核數(shù)據(jù)手冊(cè) 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 MultiplierConstruction 選擇UseMults 點(diǎn)擊 Next 按鈕 6 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 點(diǎn)擊 Finish 按鈕 7 基于IP核的ISE設(shè)計(jì)流程 添加乘法器IP核 乘法器被添加到設(shè)計(jì)中 8 基于IP核的ISE設(shè)計(jì)流程 新建頂層設(shè)計(jì)文件 主界面下選擇Project NewSource 1 2 輸入文件名 點(diǎn)擊 Next 按鈕 基于IP核的ISE設(shè)計(jì)流程 新建頂層設(shè)計(jì)文件 點(diǎn)擊 Next 按鈕 3 基于IP核的ISE設(shè)計(jì)流程 新建頂層設(shè)計(jì)文件 點(diǎn)擊 Finish 按鈕 4 基于IP核的ISE設(shè)計(jì)流程 IP核例化的添加 主界面下 選擇Edit LanguageTemplates 1 基于IP核的ISE設(shè)計(jì)流程 IP核例化的添加 選擇 并展開(kāi)COREGenerator 選擇并展開(kāi)VHDLComponentInstantiation 點(diǎn)擊 multiplier 2 元件聲明語(yǔ)句 元件例化語(yǔ)句 基于IP核的ISE設(shè)計(jì)流程 IP核例化的添加 將元件聲明和例化語(yǔ)句 添加到頂層設(shè)計(jì)文件中 3 基于IP核的ISE設(shè)計(jì)流程 頂層文件端口的添加和綜合 3 添加端口 完成后保存文件 并對(duì)設(shè)計(jì)進(jìn)行綜合 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 主界面下選擇Project NewSource 1 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 將波形測(cè)試文件和頂層的設(shè)計(jì)文件top相關(guān)聯(lián) 點(diǎn)擊 Next 按鈕 2 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 點(diǎn)擊 Finish 按鈕 3 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 點(diǎn)擊Finish按鈕 4 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 仿照?qǐng)D設(shè)置測(cè)試波形向量 并保存波形 關(guān)閉波形 5 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 Sourcefor窗口選擇BehavioralSimulation 并選擇測(cè)試波形文件test 6 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 在處理子窗口中選擇 XilinxISESimulator 并展開(kāi)該選項(xiàng) 用鼠標(biāo)雙擊 SimulateBehavioralModel 開(kāi)始運(yùn)行仿真程序 7 基于IP核的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 下面為仿真的結(jié)果 如果需要繼續(xù)流程 將Sourcefor切換到Implement 然后進(jìn)行引腳約束 實(shí)現(xiàn)和設(shè)計(jì)下載和調(diào)試的過(guò)程 8 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)內(nèi)容 該設(shè)計(jì)案例完成一個(gè)基于IP核乘法器的設(shè)計(jì) 設(shè)計(jì)內(nèi)容包括 1 工程的建立 2 原理圖文件的生成3 設(shè)計(jì)綜合和查看綜合結(jié)果 4 設(shè)計(jì)仿真 基于原理圖的ISE設(shè)計(jì)流程 新建工程 打開(kāi)ISE軟件 主界面下選擇File NewProject 1 基于原理圖的ISE設(shè)計(jì)流程 新建工程 按下面的參數(shù)配置 點(diǎn)擊 Next 按鈕 2 基于原理圖的ISE設(shè)計(jì)流程 新建工程 點(diǎn)擊 Next 按鈕 3 基于原理圖的ISE設(shè)計(jì)流程 新建工程 點(diǎn)擊 Next 按鈕 4 基于原理圖的ISE設(shè)計(jì)流程 新建工程 點(diǎn)擊 Finish 按鈕 5 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 主界面下選擇Project NewSource 1 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 點(diǎn)擊 Finish 按鈕 2 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 Source下的Categories 選擇Flip Flop 在Symbols下選擇fd 鼠標(biāo)將符號(hào)拖到原理圖編輯界面 3 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 用D觸發(fā)器構(gòu)成一個(gè)4位的移位寄存器 并添加連線 4 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 完成連線的添加 5 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 添加I O端口 6 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 檢查原理圖 無(wú)錯(cuò)誤時(shí) 保存原理圖文件 并退出原理圖編輯界面 7 基于原理圖的ISE設(shè)計(jì)流程 新建原理圖文件 對(duì)設(shè)計(jì)進(jìn)行綜合 8 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 主界面下選擇Project NewSource 1 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 將波形測(cè)試文件和頂層的設(shè)計(jì)文件shifter相關(guān)聯(lián) 點(diǎn)擊 Next 按鈕 2 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 點(diǎn)擊 Finish 按鈕 3 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 點(diǎn)擊 Finish 按鈕 4 改為2000ns 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 仿照?qǐng)D設(shè)置測(cè)試波形向量 并保存波形 關(guān)閉波形 5 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 Sourcefor窗口選擇BehavioralSimulation 并選擇測(cè)試波形文件test 在處理子窗口中選擇 XilinxISESimulator 并展開(kāi)該選項(xiàng) 用鼠標(biāo)雙擊 SimulateBehavioralModel 開(kāi)始運(yùn)行仿真程序 6 基于原理圖的ISE設(shè)計(jì)流程 設(shè)計(jì)仿真 下面為仿真的結(jié)果 如果需要繼續(xù)流程 將Sourcefor切換到Implement 然后進(jìn)行引腳約束 實(shí)現(xiàn)和設(shè)計(jì)下載和調(diào)試的過(guò)程 6 參考文獻(xiàn) Spartan 3E開(kāi)發(fā)板資料 Xilinx大學(xué)計(jì)劃提供 何賓 清華大學(xué)出版社 2009 06何賓 清華大學(xué)出版社 2009 064 何賓 清華大學(xué)出版社 2010 06