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第二章邏輯代數(shù)與邏輯函數(shù) 2 1基本邏輯運(yùn)算2 2常用復(fù)合邏輯2 3正負(fù)邏輯2 4集成邏輯門(mén) 2 1基本邏輯運(yùn)算 邏輯變量可能性 非 真 即 假 邏輯常量 真 1 假 0 邏輯函數(shù)輸出變量輸入變量 2 1 1與邏輯 與運(yùn)算 邏輯乘 A 閉合與否B 閉合與否F 亮與否 A F B E 2 1 1與邏輯 與運(yùn)算 邏輯乘 基本運(yùn)算規(guī)則0 0 00 1 01 0 01 1 10 A 01 A AA A A A為任意邏輯變量 a F A B b F A B c F A B 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) B A F 2 1 2或邏輯 或運(yùn)算 邏輯或 基本運(yùn)算規(guī)則0 0 00 1 11 0 11 1 10 A A1 A 1A A A b c a 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) 2 1 3非邏輯 非運(yùn)算 邏輯反 基本運(yùn)算規(guī)則 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) A F 2 2常用復(fù)合邏輯 復(fù)合邏輯基本邏輯的簡(jiǎn)單組合復(fù)合門(mén)實(shí)現(xiàn)復(fù)合邏輯的電路 2 2 1與非邏輯 與非門(mén) 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) 與 和 非 的組合先 與 再 非 b c a F B A F A B F A B B A F 2 2 2或非邏輯 或非門(mén) 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) 或 和 非 的組合先 或 再 非 b c a F B A F A B A F B 2 2 3與或非邏輯 與或非門(mén) 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) 與 或 非 的組合先 與 再 或 后 非 c a F B A D C b F A B C D F B A D C 1 2 2 4 異或 邏輯及 同或 邏輯 AB AB B A F 異或同或 1 異或邏輯 異或門(mén) 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) 若輸入變量A B取值相異 則輸出變量F為1 若輸入變量A B取值相同 則輸出變量F為0 c a F A B F B A F A B 1 b 2 同或邏輯 同或門(mén) 我國(guó)常用的傳統(tǒng)符號(hào) 國(guó)外流行符號(hào) 國(guó)家 國(guó)際 標(biāo)準(zhǔn)符號(hào) 若輸入變量A B取值相同 則輸出變量F為1 若輸入變量A B取值相異 則輸出變量F為0 b c a F A B F B A F A B AB AB B A F 3 反函數(shù) 定義對(duì)于輸入變量的所有取值組合 函數(shù)F1和F2的取值總是相反 則稱(chēng)F1和F2互為反函數(shù) B A B A B A B A 2 2 4多變量的 異或 運(yùn)算 多變量的 異或 電路 A B C 1 a B A D F 1 1 1 1 C b F F 1 F 1 F 2 C B A C B A C F F 1 多變量的 異或 邏輯輸入變量中 有奇數(shù)個(gè)1時(shí) 輸出值為1 反之 輸出值為0 應(yīng)用于奇偶校驗(yàn)偶校驗(yàn)碼校驗(yàn)位的產(chǎn)生電路 奇校驗(yàn)碼的接收端的錯(cuò)碼檢測(cè)電路 2 2 4多變量的 同或 運(yùn)算 多變量的 同或 電路 A B C y y 1 B A D C y y 1 y 2 偶數(shù)個(gè)變量的 同或 這些變量的 異或 之非奇數(shù)個(gè)變量的 同或 這些變量的 異或 2 3 1正負(fù)邏輯 正邏輯高電平UOH 真 1 低電平UOL 假 0 負(fù)邏輯與上相反邏輯電平 UOH和UOL 因邏輯器件內(nèi)部結(jié)構(gòu)不同而異 UOH和UOL的差值愈大 電路可靠性越高 2 3正負(fù)邏輯 2 3 2邏輯運(yùn)算的優(yōu)先級(jí)別 邏輯運(yùn)算的先后順序首先進(jìn)行級(jí)別高的邏輯運(yùn)算盡量使用括號(hào)避免混亂 加 同或 異或 乘 括號(hào) 長(zhǎng)非號(hào) 2 3 3邏輯運(yùn)算的完備性 完備集的定義可以組合構(gòu)成所有邏輯函數(shù)的邏輯完備集的例子 與 或 非 不便于制造 與非 或非 與或非 2 4集成邏輯門(mén) 集成電路把若干個(gè)器件及其連線 按照一定的功能要求 制做在同一塊半導(dǎo)體基片上的產(chǎn)品 數(shù)字集成電路 邏輯集成電路 完成邏輯功能或數(shù)字功能的集成電路 集成邏輯門(mén)最簡(jiǎn)單的數(shù)字集成電路 2 4 1TTL與非門(mén) 電路原理圖 輸入有低電平0 3V時(shí) V1發(fā)射結(jié)導(dǎo)通 Vb1為1V 使得V2與V5也截止 V3 V4管導(dǎo)通 輸出高電平 輸入端全為高電平時(shí) V1發(fā)射結(jié)截止 V1集電結(jié) V2和V5管的發(fā)射結(jié)正向偏置而導(dǎo)通 致使V3管微導(dǎo)通 V4管截止 最終輸出端為低電平 1 工作原理 輸入級(jí) 實(shí)現(xiàn)與運(yùn)算 中間級(jí) 控制V4和V5 輸出級(jí) 實(shí)現(xiàn)非運(yùn)算 R 1 b U C C e 1 e 2 e 3 c A B C R 1 VD 1 VD 2 VD 3 e 1 e 2 e 3 c A B C VD 4 P 1 b U C C b 多射體晶體管等效圖 2 主要參數(shù) 輸出高電平UOH至少一個(gè)輸入端接低電平時(shí) 輸出的電壓2 4 3 6V 標(biāo)準(zhǔn)輸出高電平3 0V UIH 3 0V 輸出低電平UOL所有輸入端接高電平時(shí) 輸出的電壓0 0 5V 標(biāo)準(zhǔn)輸出低電平0 3V UIL 0 3V 開(kāi)門(mén)電平UON保證與非門(mén)輸出標(biāo)準(zhǔn)低電平時(shí) 允許輸入的高電平的最小值1 4 1 8V關(guān)門(mén)電平UOFF保證與非門(mén)輸出標(biāo)準(zhǔn)高電平的90 2 7V 時(shí) 允許輸入的低電平的最大值0 8 1V 高電平噪聲容限 高電平干擾容限 UNH在保證與非門(mén)輸出低電平的前提條件下 允許疊加在輸入高電平上的最大負(fù)向干擾電壓 UNH UIH UON 3 1 8 1 2V 高電平噪聲容限 低電平干擾容限 UNL保證與非門(mén)輸出高電平的前提下 允許疊加在輸入低電平上的最大正向干擾電壓 UNL UOFF UIL 0 8 0 3 0 5V 導(dǎo)通延遲時(shí)間tpHL從輸入端接入高電平開(kāi)始 到輸出端輸出低電平為止 所經(jīng)歷的時(shí)間 截止延遲時(shí)間tpLH從輸入端接入低電平開(kāi)始 到輸出端輸出高電平為止 所經(jīng)歷的時(shí)間平均傳輸延遲時(shí)間tpd TTL與非門(mén)的延遲時(shí)間 扇入系數(shù)NI扇入系數(shù)是門(mén)電路的輸入端數(shù) 一般NI 5 最多不超過(guò)8 當(dāng)需要的輸入端數(shù)超過(guò)NI時(shí) 可以用與擴(kuò)展器來(lái)實(shí)現(xiàn) 扇出系數(shù)NO在保證門(mén)電路輸出正確的邏輯電平和不出現(xiàn)過(guò)功耗的前提下 其輸出端允許連接的同類(lèi)門(mén)的輸入端數(shù) 一般NO 8 NO越大 表明門(mén)的負(fù)載能力越強(qiáng) 2 4 2OC門(mén)和三態(tài)門(mén) 一般的TTL門(mén)不能把兩個(gè)或兩個(gè)以上的TTL門(mén)電路的輸出端直接并接在一起產(chǎn)生的大電流會(huì)導(dǎo)致門(mén)電路因功耗過(guò)大而損壞 不能輸出正確的邏輯電平 從而造成邏輯混亂 OC門(mén)和三態(tài)門(mén)允許輸出端直接并接在一起的兩種TTL門(mén) 1 OC門(mén) 集電極開(kāi)路門(mén) 電路原理圖 常用符號(hào) 國(guó)際符號(hào) b c F A B V 1 V 5 V 2 R 3 R 2 R 1 a Ucc Rc 接上外拉電阻后就是與非門(mén) OC門(mén) 線與 OC門(mén)并聯(lián)電路 等效邏輯電路 2 三態(tài)門(mén) TS門(mén)或TSL門(mén) a 電路原理圖 b 我國(guó)常用符號(hào) d 國(guó)家標(biāo)準(zhǔn)符號(hào) c 常外流行符號(hào) G 0 選通狀態(tài)G 1 高阻狀態(tài) G 0正常的與非門(mén)G 1禁止?fàn)顟B(tài)輸出端相當(dāng)于懸空三態(tài)門(mén)與負(fù)載之間無(wú)信號(hào)聯(lián)系注意禁止?fàn)顟B(tài)不是邏輯狀態(tài)三態(tài)門(mén)不是三值邏輯門(mén) 3 三態(tài)門(mén)和OC門(mén)的性能比較 三態(tài)門(mén)的開(kāi)關(guān)速度比OC門(mén)快 允許接到總線上的三態(tài)門(mén)的個(gè)數(shù) 原則上不受限制 但允許接到總線上的OC門(mén)的個(gè)數(shù)受到上拉電阻取值條件的限制 OC門(mén)可以實(shí)現(xiàn) 線與 邏輯 而三態(tài)門(mén)則不能 2 4 3MOS集成邏輯門(mén) MOS邏輯門(mén)用絕緣柵場(chǎng)效應(yīng)管制作的邏輯門(mén) PMOS邏輯電路用P溝道MOS管制作 由于工作速度低 不便和TTL電路連接 NMOS邏輯電路用N溝道MOS管制作 其工作速度高 便于和TTL電路連接 但不適宜制作通用型邏輯集成電路 CMOS邏輯電路用P溝道和N溝道兩種MOS管構(gòu)成的互補(bǔ)電路制作的 工作速度高 功耗小 便于和TTL電路連接 適用面廣 1 CMOS反相門(mén) CMOS非門(mén) CMOS門(mén)反相器電路 U DD U O U I V 2 P 溝道 V 1 N 溝道 G 1 G 2 S 2 S 1 當(dāng)UI UIL 0V時(shí) UGS1 0 UTN 因此V1截止 此時(shí)UGS2 UDD UTP 故V2導(dǎo)通 所以 UO UOH UDD 即輸出高電平 當(dāng)UI UIH UDD時(shí) UGS1 UDD UTN 故V1導(dǎo)通 此時(shí)UGS2 0 UTP 因此V2截止 所以 UO UOL 0 即輸出低電平 2 CMOS與非門(mén) CMOS與非門(mén)電路 U DD F V 3 P A B V 4 P V 2 N V 1 N 當(dāng)兩個(gè)輸入端A B均輸入高電平時(shí) V1和V2的 柵 襯 間的電壓均為UDD 其值大于UTN 故V1和V2均產(chǎn)生溝道而導(dǎo)通 而V3和V4的 柵 襯 間的電壓均為0 其值大于UTP 故V3和V4均不產(chǎn)生溝道而截止 因而F端的輸出電壓UO UOL 0V 2 CMOS與非門(mén) CMOS與非門(mén)電路 U DD F V 3 P A B V 4 P V 2 N V 1 N 當(dāng)兩個(gè)輸入端A和B中至少有一個(gè)輸入低電平 UIL 0 時(shí) V1和V2中至少有一個(gè)不能產(chǎn)生導(dǎo)電溝道 處于截止?fàn)顟B(tài) V3和V4中至少有一個(gè)產(chǎn)生溝道 處于導(dǎo)通狀態(tài) 所以此種情況下 F端的輸出電壓UO UOH UDD 因此F和A B之間是 與非邏輯 關(guān)系 3 CMOS或非門(mén) 當(dāng)兩個(gè)輸入端A B均輸入低電平 UIL 0V 時(shí) V1和V2均不開(kāi)啟 處于截止?fàn)顟B(tài) V3和V4均被開(kāi)啟導(dǎo)通 故F端必定輸出高電平UOH UDD F V 1 N B A V 2 N V 3 P V 4 P U DD CMOS或非門(mén)電路 3 CMOS或非門(mén) F V 1 N B A V 2 N V 3 P V 4 P U DD CMOS或非門(mén)電路 當(dāng)兩個(gè)輸入端A B中至少有一個(gè)為高電平時(shí) V1和V2中至少有一個(gè)開(kāi)啟導(dǎo)通 V3和V4中至少有一個(gè)不產(chǎn)生溝道而截止 故F端必輸出低電平UOL 0 因此F和A B之間是 或非邏輯 關(guān)系 4 CMOS傳輸門(mén) C C V 2 V 1 U I U O U O U I U DD 當(dāng)C UDD C 0V時(shí) V1的UGB1 UDD UTN 故V1導(dǎo)通 V2的UGB2 UDD UTP 故V2也導(dǎo)通 此時(shí)在V1和V2的 漏 源 之間產(chǎn)生導(dǎo)電溝道 使輸入端與輸出端之間形成導(dǎo)電通路 相當(dāng)于開(kāi)關(guān)接通 CMOS傳輸門(mén) 4 CMOS傳輸門(mén) C C V 2 V 1 U I U O U O U I U DD 當(dāng)C 0 C UDD時(shí) V1的UGB1 0UTP 故V2也不能產(chǎn)生導(dǎo)電溝道 所以 在這種情況下 輸入端與輸出端之間呈現(xiàn)高阻抗?fàn)顟B(tài) 相當(dāng)于開(kāi)關(guān)斷開(kāi) CMOS傳輸門(mén) 5 CMOS三態(tài)非門(mén) F V 2 N V 4 P U DD 1 G A V 3 P V 1 N CMOS三態(tài)非門(mén)電路 當(dāng)G 1時(shí) V1和V4均不產(chǎn)生導(dǎo)電溝道 不論A為何值 F端均處于高阻態(tài) 當(dāng)G 0時(shí) V1和V4均產(chǎn)生導(dǎo)電溝道 處于導(dǎo)通狀態(tài) 此時(shí)若把V1和V4近似用短路線代替 則該電路就反相器一樣 完成非運(yùn)算F A CMOS邏輯電路的特點(diǎn) 工作速度比TTL稍低扇出系數(shù)NO大靜態(tài)功耗小集成度高電源電壓允許范圍大 約為3 20V輸出高低電平擺幅大抗干擾能力強(qiáng)溫度穩(wěn)定性好抗輻射能力強(qiáng)電路結(jié)構(gòu)簡(jiǎn)單 成本低 2 4 4集成邏輯門(mén)使用中的實(shí)際問(wèn)題 多余輸入端的處理不允許其輸入端懸空或門(mén)及或非門(mén) 多余輸入端接低電平與或非門(mén) 多余輸入端接高電平接口電路TTL CMOS接口CMOS TTL接口TTL CMOS 大電流負(fù)載的接口