《復(fù)旦大學(xué)《數(shù)字邏輯基礎(chǔ)》第6章可編程邏輯器.ppt》由會(huì)員分享，可在線閱讀，更多相關(guān)《復(fù)旦大學(xué)《數(shù)字邏輯基礎(chǔ)》第6章可編程邏輯器.ppt（14頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

數(shù)字邏輯基礎(chǔ) 第六章可編程邏輯器件和數(shù)字系統(tǒng)設(shè)計(jì)初步 本章要求 本章的內(nèi)容應(yīng)該結(jié)合配套的實(shí)驗(yàn)課程進(jìn)行 主要教學(xué)任務(wù)在配套的實(shí)驗(yàn)課程上完成 學(xué)生在掌握可編程邏輯器件的基本結(jié)構(gòu)后 利用計(jì)算機(jī)仿真軟件進(jìn)行實(shí)驗(yàn) 學(xué)生應(yīng)該掌握基本的計(jì)算機(jī)仿真過(guò)程 6 1可編程邏輯器件 可編程邏輯器件的特點(diǎn)由設(shè)計(jì)者自己完成其邏輯功能系統(tǒng)集成度高可靠性高設(shè)計(jì)過(guò)程靈活可以用軟件進(jìn)行仿真 中小規(guī)模器件PAL GAL等大規(guī)模器件基于乘積項(xiàng)結(jié)構(gòu) CPLD基于查找表結(jié)構(gòu) FPGA 可編程邏輯器件的種類(lèi) CPLD的基本結(jié)構(gòu) 可編程 與 或 陣列 可編程的連線區(qū) 可編程邏輯宏單元 CPLD的結(jié)構(gòu)示意圖 FPGA的基本結(jié)構(gòu) FPGA內(nèi)部的邏輯塊 查找表是一個(gè)存儲(chǔ)器 直接將用戶(hù)需要的輸入輸出關(guān)系存儲(chǔ)在內(nèi) FPGA的內(nèi)部結(jié)構(gòu)示意圖 邏輯塊 可編程連線區(qū) 可編程邏輯器件的設(shè)計(jì)過(guò)程 邏輯設(shè)計(jì) 綜合與仿真 下載 調(diào)試 達(dá)到預(yù)想目標(biāo) N Y 6 2數(shù)字系統(tǒng)設(shè)計(jì)初步 數(shù)字系統(tǒng)的一般結(jié)構(gòu) 數(shù)字系統(tǒng)設(shè)計(jì)的一般過(guò)程自頂向下 Top down 的設(shè)計(jì)方法系統(tǒng)功能級(jí)設(shè)計(jì)行為級(jí)設(shè)計(jì)寄存器傳輸級(jí)設(shè)計(jì)硬件設(shè)計(jì)語(yǔ)言VHDLVerilogHDL 用VHDL設(shè)計(jì)的例1 libraryIEEE useIEEE std logic 1164 all entityshiftregisport CLK inSTD LOGIC D inSTD LOGIC VECTOR 7downto0 Q bufferSTD LOGIC VECTOR 7downto0 endshiftreg architectureshiftreg archofshiftregisbeginprocess CLK beginifCLK eventandCLK 1 thenQ 0 D 0 Q 7downto1 Q 6downto0 endif endprocess endshiftreg arch 8位移位寄存器 左移 用VHDL設(shè)計(jì)的例2 libraryIEEE useIEEE std logic 1164 all useIEEE std logic unsigned all entitycounterisport CLK inSTD LOGIC Q outSTD LOGIC VECTOR 3downto0 endcounter architecturecounter archofcounterissignalcnt STD LOGIC VECTOR 3downto0 beginQ cnt process CLK beginifCLK eventandCLK 1 thenifcnt 1001 thencnt 0000 elsecnt cnt 1 endif endif endprocess endcounter arch 10進(jìn)制加法計(jì)數(shù)器